硬件筆試題匯總

1、1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子) 2、什么是同步邏輯和異步邏輯?(漢王筆試) 同步邏輯是時鐘之間有固定的因果關(guān)系.異步邏輯是各時鐘之間沒有固定的因果關(guān)系. 3、什么是"線與"邏輯,要實現(xiàn)它,在硬件特性上有什么具體要求?(漢王筆試) 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能.在硬件上,要用oc門來實現(xiàn),由于不用 oc門可能使灌電流過大,而燒壞邏輯門. 同時在輸出端口應(yīng)加一個上拉電阻. 4、什么是setup 和holdup時間?(漢王筆試) 5、setup和holdup時間,區(qū)別.(南山之橋) 6、解釋setup time和hold time的定義和在時鐘信

2、號延遲時的變化.(未知) 7、解釋setup和hold time violation,畫圖說明,并說明解決辦法.(威盛via   2003.11.06 上海筆試試題) setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求.建立時間是指觸發(fā) 器的時鐘信號上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時間.輸入信號應(yīng)提前時鐘上升沿(如上升沿有效)t時間到達(dá)芯片,這個t就是建立時間-setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器,只有在下一個時鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器. 保持時間是指觸發(fā)器的時鐘信號上升沿到來以后,數(shù)據(jù)穩(wěn)定不變

3、的時間.如果hold time 不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器. 建立時間(setup time)和保持時間(hold time).建立時間是指在時鐘邊沿前,數(shù)據(jù)信 號需要保持不變的時間.保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間.如果不滿足建立和保持時間的話,那么dff將不能正確地采樣到數(shù)據(jù),將會出現(xiàn) metastability的情況.如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時 間,那么超過量就分別被稱為建立時間裕量和保持時間裕量. 8、說說對數(shù)字邏輯中的競爭和冒險的理解,并舉例說明競爭和冒險怎樣消除.(仕蘭微 電子) 9、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?(

4、漢王筆試) 在組合邏輯中,由于門的輸入信號通路中經(jīng)過了不同的延時,導(dǎo)致到達(dá)該門的時間不一致叫競爭.產(chǎn)生毛刺叫冒險.如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象.解決方法:一是添加布爾式的消去項,二是在芯片外部加電容. 10、你知道那些常用邏輯電平?ttl與coms電平可以直接互連嗎?(漢王筆試) 常用邏輯電平:12v,5v,3.3v;ttl和cmos不可以直接互連,由于ttl是在0.3-3.6v之間,而cmos則是有在12v的有在5v的.cmos輸出接到ttl是可以直接互連.ttl接到cmos需要在輸出端口加一上拉電阻接到5v或者12v. 11、如何解決亞穩(wěn)態(tài).(飛利浦-大唐筆試) 亞穩(wěn)態(tài)

5、是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài).當(dāng)一個觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時,既無法預(yù)測該單元的輸出電平,也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平 上.在這個穩(wěn)定期間,觸發(fā)器輸出一些中間級電平,或者可能處于振蕩狀態(tài),并且這種無 用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去. 12、ic設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別.(南山之橋) 13、moore 與 meeley狀態(tài)機(jī)的特征.(南山之橋) 14、多時域設(shè)計中,如何處理信號跨時域.(南山之橋) 15、給了reg的setup,hold時間,求中間組合邏輯的delay范圍.(飛利浦-大唐筆試) delay < period

6、- setup hold 16、時鐘周期為t,觸發(fā)器d1的建立時間最大為t1max,最小為t1min.組合邏輯電路最大延 遲為t2max,最小為t2min.問,觸發(fā)器d2的建立時間t3和保持時間應(yīng)滿足什么條件.(華 為) 17、給出某個一般時序電路的圖,有tsetup,tdelay,tck->q,還有 clock的delay,寫出決 定最大時鐘的因素,同時給出表達(dá)式.(威盛via 2003.11.06 上海筆試試題) 18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點.(威盛via 2003.11.06 上海筆試試題) 19、一個四級的mux,其中第二級信號為關(guān)鍵信號 如何改善timing.(威盛vi

7、a   2003.11.06 上海筆試試題) 20、給出一個門級的圖,又給了各個門的傳輸延時,問關(guān)鍵路徑是什么,還問給出輸入, 使得輸出依賴于關(guān)鍵路徑.(未知) 21、邏輯方面數(shù)字電路的卡諾圖化簡,時序(同步異步差異),觸發(fā)器有幾種(區(qū)別,優(yōu) 點),全加器等等.(未知) 22、卡諾圖寫出邏輯表達(dá)使.(威盛via 2003.11.06 上海筆試試題) 23、化簡f(a,b,c,d)= m(1,3,4,5,10,11,12,13,14,15)的和.(威盛) 24、please show the cmos inverter schmatic,layout and its cros

8、s sectionwith p- well process.plot its transfer curve (vout-vin) and also explain the   operation region of pmos and nmos for each segment of the transfer curve? (威 盛筆試題circuit design-beijing-03.11.09) 25、to design a cmos invertor with balance rise and fall time,please define   t

9、he ration of channel width of pmos and nmos and explain? 26、為什么一個標(biāo)準(zhǔn)的倒相器中p管的寬長比要比n管的寬長比大?(仕蘭微電子) 27、用mos管搭出一個二輸入與非門.(揚(yáng)智電子筆試) 28、please draw the transistor level schematic of a cmos 2 input and gate and   explain which input has faster response for output rising edge.(less delay  

10、time).(威盛筆試題circuit design-beijing-03.11.09) 29、畫出not,nand,nor的符號,真值表,還有transistor level的電路.(infineon筆 試)   30、畫出cmos的圖,畫出tow-to-one mux gate.(威盛via 2003.11.06 上海筆試試題) 31、用一個二選一mux和一個inv實現(xiàn)異或.(飛利浦-大唐筆試) 32、畫出y=a*b+c的cmos電路圖.(科廣試題) 33、用邏輯們和cmos電路實現(xiàn)ab+cd.(飛利浦-大唐筆試) 34、畫出cmos電路的晶體管級電路圖,實現(xiàn)y=a*b

11、+c(d+e).(仕蘭微電子) 35、利用4選1實現(xiàn)f(x,y,z)=xz+yz.(未知) 36、給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)(實際上就是化 簡). 37、給出一個簡單的由多個not,nand,nor組成的原理圖,根據(jù)輸入波形畫出各點波形. (infineon筆試) 38、為了實現(xiàn)邏輯(a xor b)or (c and d),請選用以下邏輯中的一種,并說明為什 么?1)inv   2)and   3)or   4)nand   5)nor  

12、6)xor   答案:nand(未知) 39、用與非門等設(shè)計全加法器.(華為) 40、給出兩個門電路讓你分析異同.(華為) 41、用簡單電路實現(xiàn),當(dāng)a為輸入時,輸出b波形為(仕蘭微電子) 42、a,b,c,d,e進(jìn)行投票,多數(shù)服從少數(shù),輸出是f(也就是如果a,b,c,d,e中1的個數(shù)比0 多,那么f輸出為1,否則f為0),用與非門實現(xiàn),輸入數(shù)目沒有限制.(未知) 43、用波形表示d觸發(fā)器的功能.(揚(yáng)智電子筆試) 44、用傳輸門和倒向器搭一個邊沿觸發(fā)器.(揚(yáng)智電子筆試) 45、用邏輯們畫出d觸發(fā)器.(威盛via 2003.11.06 上海筆試試題) 46、畫出dff的結(jié)構(gòu)圖,

13、用verilog實現(xiàn)之.(威盛) 47、畫出一種cmos的d鎖存器的電路圖和版圖.(未知) 48、d觸發(fā)器和d鎖存器的區(qū)別.(新太硬件面試) 49、簡述latch和filp-flop的異同.(未知) 50、latch和dff的概念和區(qū)別.(未知) 51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的. (南山之橋) 52、用d觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖.(華為) 53、請畫出用d觸發(fā)器實現(xiàn)2倍分頻的邏輯電路?(漢王筆試) 54、怎樣用d觸發(fā)器、與或非門組成二分頻電路?(東信筆試) 55、how many flip-flop c

14、ircuits are needed to divide by 16?   (intel) 16分頻? 56、用filp-flop和logic-gate設(shè)計一個1位加法器,輸入carryin和current-stage,輸出 carryout和next-stage. (未知) 57、用d觸發(fā)器做個4進(jìn)制的計數(shù).(華為) 58、實現(xiàn)n位johnson counter,n=5.(南山之橋) 59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進(jìn)制循環(huán)計數(shù)器,15進(jìn)制的呢?(仕蘭 微電子) 60、數(shù)字電路設(shè)計當(dāng)然必問verilog/vhdl,如設(shè)計計數(shù)器.(未知) 61、blockin

15、g nonblocking 賦值的區(qū)別.(南山之橋) 62、寫異步d觸發(fā)器的verilog module.(揚(yáng)智電子筆試) module dff8(clk , reset, d, q); input         clk; input         reset; input   7:0 d; output 7:0 q; reg   7:0 q; always (posedge clk or p

16、osedge reset)    if(reset)      q <= 0;    else      q <= d; endmodule 63、用d觸發(fā)器實現(xiàn)2倍分頻的verilog描述? (漢王筆試) module divide2( clk , clk_o, reset);    input     clk , reset;    output   clk_o

17、;    wire in;   reg out ;    always ( posedge clk or posedge reset)      if ( reset)        out <= 0;          else           

18、out <= in;        assign in = out;        assign clk_o = out;      endmodule 64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要,請問:a) 你所知道的可編程邏輯器 件有哪些? b) 試用vhdl或verilog、able描述8位d觸發(fā)器邏輯.(漢王筆試) pal,pld,cpld,fpga. module dff8(clk , reset, d, q); i

19、nput         clk; input         reset; input   d; output   q; reg q; always (posedge clk or posedge reset)    if(reset)      q <= 0;    else   

20、0;  q <= d; endmodule 65、請用hdl描述四位的全加法器、5分頻電路.(仕蘭微電子) 66、用verilog或vhdl寫一段代碼,實現(xiàn)10進(jìn)制計數(shù)器.(未知) 67、用verilog或vhdl寫一段代碼,實現(xiàn)消除一個glitch.(未知) 68、一個狀態(tài)機(jī)的題目用verilog實現(xiàn)(不過這個狀態(tài)機(jī)畫的實在比較差,很容易誤解 的).(威盛via 2003.11.06 上海筆試試題) 69、描述一個交通信號燈的設(shè)計.(仕蘭微電子) 70、畫狀態(tài)機(jī),接受1,2,5分錢的賣報機(jī),每份報紙5分錢.(揚(yáng)智電子筆試) 71、設(shè)計一個自動售貨機(jī)系統(tǒng),賣soda水的,只能投

21、進(jìn)三種硬幣,要正確的找回錢 數(shù).       (1)畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程,語法要符合fpga設(shè)計 的要求.(未知) 72、設(shè)計一個自動飲料售賣機(jī),飲料10分錢,硬幣有5分和10分兩種,并考慮找零:(1) 畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程,語法要符合fpga設(shè)計的要求;(3)設(shè)計 工程中可使用的工具及設(shè)計大致過程.(未知) 73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之.(威盛) 74、用fsm實現(xiàn)101101的序列檢測模塊.(南山之橋) a為輸入端,b為輸出端,如果a

22、連續(xù)輸入為1101則b輸出為1,否則為0. 例如a: 0001100110110100100110        b: 0000000000100100000000      請畫出state machine;請用rtl描述其state machine.(未知) 75、用verilog/vddl檢測stream中的特定字符串(分狀態(tài)用狀態(tài)機(jī)寫).(飛利浦-大唐 筆試) 76、用verilog/vhdl寫一個fifo控制器(包括空,滿,半滿信號).(飛利浦-大唐筆試) 77、現(xiàn)有一用戶需要一種集成

23、電路產(chǎn)品,要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能:y=lnx,其中,x 為4位二進(jìn)制整數(shù)輸入信號.y為二進(jìn)制小數(shù)輸出,要求保留兩位小數(shù).電源電壓為35v假 設(shè)公司接到該項目后,交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計,試討論該產(chǎn)品的設(shè)計全程.(仕蘭微 電子) 78、sram,falsh memory,及dram的區(qū)別?(新太硬件面試) 79、給出單管dram的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁圖9 -14b),問你有什么辦法提高refresh time,總共有5個問題,記不起來了.(降低溫 度,增大電容存儲容量)(infineon筆試) 80、please draw schematic of a c

24、ommon sram cell with 6 transistors,point out   which nodes can store data and which node is word line control? (威盛筆試題 circuit design-beijing-03.11.09) 81、名詞:sram,ssram,sdram 名詞irq,bios,usb,vhdl,sdr irq:   interrupt request bios:   basic input output system usb: 

25、60; universal serial bus vhdl: vhic hardware description language sdr:   single data rate    壓控振蕩器的英文縮寫(vco).    動態(tài)隨機(jī)存儲器的英文縮寫(dram). 名詞解釋,無聊的外文縮寫罷了,比如pci、ecc、ddr、interrupt、pipeline、 irq,bios,usb,vhdl,vlsi vco(壓控振蕩器) ram (動態(tài)隨機(jī)存儲器),fir iir dft(離散 傅立葉變換)或者是中文的,比如:a.量化誤差

26、60;  b.直方圖   c.白平衡   1: 每個嵌入式系統(tǒng)都有只讀存儲器eprom之類的,請問rom中有些什么,如何布局 2: 請描敘bootloader的主要功能和執(zhí)行流程 3: 簡要分析嵌入式系統(tǒng)的體系結(jié)構(gòu) 4: 列出linux文件系統(tǒng)的目錄結(jié)構(gòu) 5: 將變量a進(jìn)行移位操作,首先設(shè)置a的第3位為1,然后清除a的第3位 6: void getmemory(char *p) p = (char *)malloc(100); void test(void) char *str = null; getmemory(str); strcpy(st

27、r, "hello world" printf(str); 請問運行test函數(shù)會有什么樣的結(jié)果? 答: char *getmemory(void) char p = "hello world" return p; void test(void) char *str = null; str = getmemory(); printf(str); 請問運行test函數(shù)會有什么樣的結(jié)果? 答: void getmemory2(char *p, int num) *p = (char *)malloc(num); void test(void) char *s

28、tr = null; getmemory(&str, 100); strcpy(str, "hello" printf(str); 請問運行test函數(shù)會有什么樣的結(jié)果? 答: void test(void) char *str = (char *) malloc(100); strcpy(str, “hello”); free(str);     if(str != null)    strcpy(str, “world”); printf(str); 請問運行test函數(shù)會有什么樣的結(jié)果?數(shù)字電路 1、

29、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。 3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。 同時在輸出端口應(yīng)加一個上拉電阻。 4、什么是setup 和holdup時間？（漢王筆試） 5、setup和holdup時間,區(qū)別.（南山之橋） 6、解釋setup time和hold time的定義和在時鐘信號延

30、遲時的變化。（未知） 7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛via 2003.11.06 上海筆試試題） setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā) 器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）t時間到達(dá)芯片，這個t就是建立時間-setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold tim

31、e 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時間(setup time)和保持時間（hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信 號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么dff將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時 間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。 8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微 電子） 9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由

32、于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。 10、你知道那些常用邏輯電平？ttl與coms電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12v，5v，3.3v；ttl和cmos不可以直接互連，由于ttl是在0.3-3.6v之間，而cmos則是有在12v的有在5v的。cmos輸出接到ttl是可以直接互連。ttl接到cmos需要在輸出端口加一上拉電阻接到5v或者12v。 11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段

33、內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平 上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 12、ic設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋） 13、moore 與 meeley狀態(tài)機(jī)的特征。（南山之橋） 14、多時域設(shè)計中,如何處理信號跨時域。（南山之橋） 15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試） delay < period - setup hold 16、

34、時鐘周期為t,觸發(fā)器d1的建立時間最大為t1max，最小為t1min。組合邏輯電路最大延 遲為t2max,最小為t2min。問，觸發(fā)器d2的建立時間t3和保持時間應(yīng)滿足什么條件。（華 為） 17、給出某個一般時序電路的圖，有tsetup,tdelay,tck->q,還有 clock的delay,寫出決 定最大時鐘的因素，同時給出表達(dá)式。（威盛via 2003.11.06 上海筆試試題） 18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛via 2003.11.06 上海筆試試題） 19、一個四級的mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（威盛via 2003.11.06 上海筆

35、試試題） 20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入， 使得輸出依賴于關(guān)鍵路徑。（未知） 21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點），全加器等等。（未知） 22、卡諾圖寫出邏輯表達(dá)使。（威盛via 2003.11.06 上海筆試試題） 23、化簡f(a,b,c,d)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the cmos inverter schmatic,layout and its cross sectionwith p- well proces

36、s.plot its transfer curve (vout-vin) and also explain the operation region of pmos and nmos for each segment of the transfer curve? （威 盛筆試題circuit design-beijing-03.11.09） 25、to design a cmos invertor with balance rise and fall time,please define the ration of channel width of pmos and nmos and expl

37、ain? 26、為什么一個標(biāo)準(zhǔn)的倒相器中p管的寬長比要比n管的寬長比大？（仕蘭微電子） 27、用mos管搭出一個二輸入與非門。（揚(yáng)智電子筆試） 28、please draw the transistor level schematic of a cmos 2 input and gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09） 29、畫出not,nand,nor的符號，真值表，還有tran

38、sistor level的電路。（infineon筆 試） 30、畫出cmos的圖，畫出tow-to-one mux gate。（威盛via 2003.11.06 上海筆試試題） 31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦大唐筆試） 32、畫出y=a*b+c的cmos電路圖。（科廣試題） 33、用邏輯們和cmos電路實現(xiàn)ab+cd。（飛利浦大唐筆試） 34、畫出cmos電路的晶體管級電路圖，實現(xiàn)y=a*b+c(d+e)。（仕蘭微電子） 35、利用4選1實現(xiàn)f(x,y,z)=xz+yz。（未知） 36、給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實

39、際上就是化 簡）。 37、給出一個簡單的由多個not,nand,nor組成的原理圖，根據(jù)輸入波形畫出各點波形。 （infineon筆試） 38、為了實現(xiàn)邏輯（a xor b）or （c and d），請選用以下邏輯中的一種，并說明為什 么？1）inv 2）and 3）or 4）nand 5）nor 6）xor 答案：nand（未知） 39、用與非門等設(shè)計全加法器。（華為） 40、給出兩個門電路讓你分析異同。（華為） 41、用簡單電路實現(xiàn)，當(dāng)a為輸入時，輸出b波形為（仕蘭微電子） 42、a,b,c,d,e進(jìn)行投票，多數(shù)服從少數(shù)，輸出是f（也就是如果a,b,c,d,e中1的個數(shù)比0 多，那么f輸出

40、為1，否則f為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知） 43、用波形表示d觸發(fā)器的功能。（揚(yáng)智電子筆試） 44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚(yáng)智電子筆試） 45、用邏輯們畫出d觸發(fā)器。（威盛via 2003.11.06 上海筆試試題） 46、畫出dff的結(jié)構(gòu)圖,用verilog實現(xiàn)之。（威盛） 47、畫出一種cmos的d鎖存器的電路圖和版圖。（未知） 48、d觸發(fā)器和d鎖存器的區(qū)別。（新太硬件面試） 49、簡述latch和filp-flop的異同。（未知） 50、latch和dff的概念和區(qū)別。（未知） 51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行

41、為級描述中l(wèi)atch如何產(chǎn)生的。 （南山之橋） 52、用d觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。（華為） 53、請畫出用d觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 54、怎樣用d觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 55、how many flip-flop circuits are needed to divide by 16? (intel) 16分頻？ 56、用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出 carryout和next-stage. （未知） 57、用d觸發(fā)器做個4進(jìn)制的計數(shù)。（華為） 58、

42、實現(xiàn)n位johnson counter,n=5。（南山之橋） 59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進(jìn)制循環(huán)計數(shù)器，15進(jìn)制的呢？（仕蘭 微電子） 60、數(shù)字電路設(shè)計當(dāng)然必問verilog/vhdl，如設(shè)計計數(shù)器。（未知） 61、blocking nonblocking 賦值的區(qū)別。（南山之橋） 62、寫異步d觸發(fā)器的verilog module。（揚(yáng)智電子筆試） module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge cl

43、k or posedge reset) if(reset) q <= 0; else q <= d; endmodule 63、用d觸發(fā)器實現(xiàn)2倍分頻的verilog描述？ （漢王筆試） module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = out; assign clk_

44、o = out; endmodule 64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器 件有哪些？ b) 試用vhdl或verilog、able描述8位d觸發(fā)器邏輯。（漢王筆試） pal，pld，cpld，fpga。 module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; always (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 65、請用hd

45、l描述四位的全加法器、5分頻電路。（仕蘭微電子） 66、用verilog或vhdl寫一段代碼，實現(xiàn)10進(jìn)制計數(shù)器。（未知） 67、用verilog或vhdl寫一段代碼，實現(xiàn)消除一個glitch。（未知） 68、一個狀態(tài)機(jī)的題目用verilog實現(xiàn)（不過這個狀態(tài)機(jī)畫的實在比較差，很容易誤解 的）。（威盛via 2003.11.06 上海筆試試題） 69、描述一個交通信號燈的設(shè)計。（仕蘭微電子） 70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報機(jī)，每份報紙5分錢。（揚(yáng)智電子筆試） 71、設(shè)計一個自動售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢 數(shù)。 （1）畫出fsm（有限狀態(tài)機(jī)）；（2）用

46、verilog編程，語法要符合fpga設(shè)計 的要求。（未知） 72、設(shè)計一個自動飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計的要求；（3）設(shè)計 工程中可使用的工具及設(shè)計大致過程。（未知） 73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛） 74、用fsm實現(xiàn)101101的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 例如a： 0001100110110100100110 b： 00000000001001000000

47、00 請畫出state machine；請用rtl描述其state machine。（未知） 75、用verilog ddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦大唐 筆試） 76、用verilog hdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦大唐筆試） 77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 為4位二進(jìn)制整數(shù)輸入信號。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假 設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。（仕蘭微 電子） 78、sram，falsh memory，及d

48、ram的區(qū)別？（新太硬件面試） 79、給出單管dram的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁圖9 14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫 度，增大電容存儲容量）（infineon筆試） 80、please draw schematic of a common sram cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題 circuit design-beijing-0

49、3.11.09） 81、名詞:sram,ssram,sdram 名詞irq,bios,usb,vhdl,sdr irq: interrupt request bios: basic input output system usb: universal serial bus vhdl: vhic hardware description language sdr: single data rate一、填空(15分) 1. 電壓互感器的一次組 聯(lián)接入被測電路，運行中其二次繞組不允許_路。 2.開關(guān)電器加速電弧熄滅的方法有 、 、 和 。 3.隔離開關(guān)的作用是 、 和 。 4.電氣設(shè)備的預(yù)防性試驗可

50、分為 性試驗和 性試驗兩大類。 5.電介質(zhì)極化的形式主要有 式極化、 式極化、 式極化和 極化。 6.配電裝置可分為 式配電裝置、 式配電裝置和成套式配電裝置。 7.選擇隔離開關(guān)時應(yīng)考慮的選擇與校驗項目有：按型式選擇、 按 選擇、按 選擇、校驗 、校驗 、校驗 。 8.輸電線路的停電操作步驟是：首先拉開 ；再拉開 ；最后拉開 。 9.兩臺變壓器并聯(lián)運行的條件是兩臺變壓器的 、 和 。 10.發(fā)電廠自用電率為發(fā)電廠 與 。 二、單擇題（10分） 1.熔斷器額定電流是指熔斷器的（ ）部分允許通過的最大長期工作電流。 a熔管。b熔件。c熔管、載流部分和底座。d. 載流部分和底座。 2.變壓器正常過負(fù)

51、荷是根據(jù)高峰負(fù)荷時過負(fù)荷絕緣壽命損失增加，低負(fù)荷時絕緣壽命損失減少，在兩者相互補(bǔ)償使變壓器總的壽命損失（ ）條件確定的。 a不加大。b略加大。c.略減小。 3.選擇斷路器時，應(yīng)要求斷路器的額定開斷電流（ ）斷路器開斷時所通過的最大短路電流。 a不大于。b不小于。c小于。d.大于。 4. 斷路器控制回路中，防跳繼電器的作用是（ ）。 a防止斷路器跳躍。b防止斷路器跳躍和保護(hù)繼電保護(hù)裝置的出口繼電器觸點。c防止斷路器跳閘時間過長。d. 防止斷路器跳躍和防止斷路器合閘時間過長。 5.同一相母線中絕緣子之間的距離（ ）臨界垮距時，其動穩(wěn)定合格。 a不大于。b小于。c大于。d. 不小于。 三、名詞解釋（

52、15分） 1.熔斷器的極限斷路電流： 2.斷路器的分閘時間： 3.斷路器的額定開斷電流： 4.行波： 5.母線的最小允許截面： 四、問答題（20分） 1.什么是i類廠用負(fù)荷？ i類廠用負(fù)荷對供電電源有哪些要求。 c規(guī)則。°2.什么是變壓器絕緣老化的6 3.簡述使用三相電壓表進(jìn)行進(jìn)行交流絕緣監(jiān)察的工作原理。 4.運行中電流互感器器什么不允許開路。 5.搖表的工作原理。 五、繪圖題（24分） 1.繪出具有2個電源、3個引出線的單母線帶旁路的主接線圖。 2.繪出內(nèi)橋式接線的主接線圖。 3.繪出 10kv三相五柱式電壓互感器的接線。 4.繪出兩相是式電流互感器接線，并標(biāo)出三相電流路經(jīng)。 六、

53、選擇測量用電流互感器的條件。（8分） 七、某電氣設(shè)備直徑為5m，高17m。欲在距該設(shè)備邊緣7m處安裝1支獨立避雷針對設(shè)備進(jìn)行直擊雷保護(hù)，請選擇避雷針高度。（8分） “發(fā)電廠電氣主系統(tǒng)試題”a 答案 一、填空(15分) 1. 并。短。 2.氣體吹動。多斷口。電弧與固體介質(zhì)接觸。金屬滅弧柵。 3.隔離電壓。切換電路。拉合小電流。 4.破壞。非破壞。 5.電子。離子。耦極子。夾層。 6.屋內(nèi)。屋外。 7.額定電壓。額定電流。機(jī)械負(fù)荷。動穩(wěn)定。熱穩(wěn)定。 8.斷路器。線路隔離開關(guān)。母線隔離開關(guān)。 9.接線組別相同。變比相同。短路電壓相同。 10.同一時間內(nèi)發(fā)電廠自用電。發(fā)電廠的發(fā)電量之比。 二、單擇題（

54、10分） 1. c。2.a。3.b。4.b。5.a。 三、名詞解釋（15分） 1.熔斷器的極限斷路電流：是指其能夠可靠切斷的最大電流。 2.斷路器的分閘時間：處于合閘狀態(tài)的斷路器，從分閘回路接受分閘命令(脈沖)瞬間起，直到所有滅弧觸頭均分離瞬間的時間間隔。 3.斷路器的額定開斷電流：斷路器在頻率為50hz的瞬態(tài)恢復(fù)電壓下， 能夠開斷的最大短路電流值。 4. 行波：沿導(dǎo)線傳播的電壓波、電流波統(tǒng)稱為行波，其實質(zhì)是電磁能量沿導(dǎo)線傳播。 5母線的最小允許截面：短路電流通過母線后母線的溫度恰好升高到短路時最高允許時,所要求最小的母線截面積。 四、問答題（20分） 1. i類廠用負(fù)荷對供電有何要求？ 答：

55、類負(fù)荷指短時(即手動切換恢復(fù)供電所需的時間)的停電可能影響人身或設(shè)備安全，使生產(chǎn)停頓或發(fā)電量大量下降的負(fù)荷。類負(fù)荷應(yīng)由兩個獨立電源供電，當(dāng)一個電源消失后，另一個電源要立即自動投入繼續(xù)供電。為此, 類負(fù)荷的電源應(yīng)配置備用電源自動投入裝置。 c規(guī)則。°2. 什么是變壓器絕緣老化的6 c，其使用年限將減少一半的規(guī)則。°答：變壓器繞組的溫度每增加6 3.簡述使用三相電壓表進(jìn)行進(jìn)行交流絕緣檢察的工作原理。 答：小電流接地系統(tǒng)絕緣在正?；虬l(fā)生接地時，各相對地電壓不同。當(dāng)系統(tǒng)絕緣在正常時，各相對地電壓等于電源的相電壓；當(dāng)系統(tǒng)絕緣損壞發(fā)生一相金屬性接地時，故障相對地電壓為零，而其它兩相對地

56、電壓將升至到電源的線電壓。因此，可利用電壓表（經(jīng)電壓互感器）測量系統(tǒng)三相對地電壓，根據(jù)各相對地電壓的變化監(jiān)視交流系統(tǒng)的絕緣狀況。 4.運行中電流互感器器什么不允許開路。 答：電流互感器正常工作時，二次回路近于短路狀態(tài)。這時二次電流所產(chǎn)生的二次繞組磁動勢f2對一次繞組磁動勢f1有去磁作用，因此合成磁勢f0f1-f2不大，合成磁通0也不大，二次繞組內(nèi)感應(yīng)電動勢e2的數(shù)值最多不超過幾十伏。因此，為了減少電流互感器的尺寸和造價，互感器鐵心的截面是根據(jù)電流互感器在正常工作狀態(tài)下合磁磁通0很小而設(shè)計的。 使用中的電流互感器如果發(fā)生二次回路開路，二次繞組磁動勢f2等于零，一次繞組磁動勢f1仍保持不變，且全部

57、用于激磁，合成磁勢f0=f1，這時的f0較正常時的合成磁勢(f1-f2)增大了許多倍，使得鐵心中的磁通急劇地增加而達(dá)到飽和狀態(tài)。由于鐵心飽和致使磁通波形變?yōu)槠巾敳?，因為感?yīng)電動勢正比于磁通的變化率d/dt，所以這時二次繞組內(nèi)將感應(yīng)出很高的感應(yīng)電動勢e2。二次繞組開路時二次繞組的感應(yīng)電動勢e2是尖頂?shù)姆钦也ǎ浞逯悼蛇_(dá)數(shù)千伏之高，這對工作人員和二次設(shè)備以及二次電纜的絕緣都是極危險的。另一影響是，因鐵心內(nèi)磁通的劇增，引起鐵心損耗增大，造成嚴(yán)重發(fā)熱也會使電流互感器燒毀。第三個影響是因鐵心剩磁過大，使電流互感器的誤差增加。 5.搖表的工作原理。 答：搖表（兆歐表）是由電源（發(fā)電機(jī)g）和磁電系流比計（

58、測量機(jī)構(gòu)）等組成，其原理接線如下圖所示，圖中g(shù)為發(fā)電機(jī)，ra、rv分別為流比計電流線圈la和電壓線圈lv相串聯(lián)的固定電阻。 搖表（兆歐表）原理接線 直流發(fā)電機(jī)的電壓加至兩個并聯(lián)的電流線圈和電壓線圈回路，其中被測電阻串入電流線圈回路（接在e、l端子之間）。與并聯(lián)電路中的電流比值有關(guān)，即：a由于磁電系流比計處于不均勻磁場中，所以兩個線圈所受力與線圈在磁場中所處位置有關(guān)。因為兩個線圈繞制的方向不同，當(dāng)兩個線圈中通過電流時會產(chǎn)生不同方向的轉(zhuǎn)動力矩。在兩個線圈力矩差的作用下，使其轉(zhuǎn)動部分帶動指針轉(zhuǎn)動，兩個線圈所受力矩也隨之改變，只有轉(zhuǎn)動到力矩差為零時才停止轉(zhuǎn)動。顯然，指針的偏轉(zhuǎn)角 i1 =f()a i2 式中 i1電流線圈la中的電流； i2電壓線圈lv中的電流 的大小反映了被測電阻值的大小。兆歐表在額定電壓下，i2為一定值，但被測電阻ri與電流線圈la相串聯(lián)，所以i1的大小隨ri轉(zhuǎn)