數?；旌闲盘栯娐吩O計_數字電路設計_仿真工具

1、華僑大學IC設計中心 數?；旌闲盘柤呻娐吩O計數?；旌闲盘柤呻娐吩O計 第二講 數字電路設計 華僑大學電子與信息工程學院 電子工程系 楊驍 凌朝東 華僑大學IC設計中心 Ch.1概述2 主要硬件描述語言 nVHDL： “VHDL是一個4億美元的錯誤”這樣 的說法，不具有晶體管開關級的描述能力和模 擬設計的描述能力,而且其綜合庫至今也沒有標 準化。 nVerilog HDL語言于1990年被推向公眾領域 ， 于1995年成為IEEE標準，稱為IEEE Std 1364 1995。Verilog HDL在2001年做了一次重要更新， 對IEEE Std 13641995進行了諸多改進，該版 本稱為

2、 Verilog 2001。 Verilog HDL的最近一次 更新是在2005年，即 Verilog IEEE P1800-2005， 也就是我們所說的 SystemVerilog 。 華僑大學IC設計中心 Ch.1概述3 數字電路仿真工具 nSynopsys VCS: ASIC流程方便 nMentor ModelSim:Windows 平臺 nCadence NC-Verilog:在后仿使用速度快 華僑大學IC設計中心 Ch.1概述4 仿真算法仿真算法 n主要有三種仿真算法主要有三種仿真算法 n基于時間的基于時間的(SPICE仿真器仿真器) n基于事件的基于事件的(ModelSim和和NC

3、 Verilog仿真器仿真器) 華僑大學IC設計中心 Ch.1概述5 ModelSim 仿真工具 n由Mentor技術公司開發(fā) n工業(yè)上最通用的仿真器之一 n可在Verilog 和 VHDL仿真 nOEM版本允許Verilog仿真 或者或者 VHDL 仿真 華僑大學IC設計中心 Ch.1概述6 Model 技術公司的 ModelSim main主窗口: structure結構窗口 process處理窗口: Signal&variable信號和變量窗口 dataflow數據流窗口 source源窗口 Wave&list 波形和列表窗口 華僑大學IC設計中心 Ch.1概述7 ModelSim實現(xiàn)方

4、法 n交互式的命令行 (Cmd) n唯一的界面是控制臺的命令行, 沒有用戶界面 n用戶界面 (UI) n能接受菜單輸入和命令行輸入 n課程主要討論 n批處理模式 n從DOS或UNIX命令行運行批處理文件 華僑大學IC設計中心 Ch.1概述8 基本仿真步驟 1 建立項目 2 建立庫 3 編譯源代碼 - 所有的HDL代碼必須被編譯 - Verilog和VHDL是不同的 4 啟動仿真器 5 執(zhí)行仿真 華僑大學IC設計中心 Ch.1概述9 1、建立項目、建立項目 打開MODELSIM 選擇File/New/Project， 出現(xiàn)右圖所示的界面。 Project Name 項目名稱 Project Lo

5、cation 項目存放路徑 Default Library Name 缺省庫名（一般情況為 work，系統(tǒng)會在項目存放路徑自建work子目錄) 華僑大學IC設計中心 Ch.1概述10 2、建立庫、建立庫ModelSim 庫庫 需編譯的引入文件需編譯的引入文件 n激勵文件 n源文件 n源文件調用的子模塊 庫的兩種類型庫的兩種類型 n 本次新建需編譯的庫本次新建需編譯的庫(缺省值 work) n包含當前被編譯的設計單元 n編譯前必須建立一個work庫 n每個項目只允許一個work庫 n引用已有的庫引用已有的庫 n包含能被當前編譯引用的設計單元 n在編譯期間允許多個 命令：vlib work 華僑大

6、學IC設計中心 Ch.1概述11 3 編譯源代碼(Verilog) nUI) Compile nCmd) vlog -work .v .v n文件按出現(xiàn)的順序被編譯 n文件的順序或者編輯的順序不重要 n支持增量式編譯 n缺省編譯到work庫 n例如. vlog my_design.v 華僑大學IC設計中心 Ch.1概述12 4 啟動仿真器 nUI) Simulate-Start simulate nCmd) vsim -lib nVerilog nvsim top_level1 top_level2 n仿真多個top級模塊 華僑大學IC設計中心 Ch.1概述13 5 執(zhí)行仿真 nUI) Run

7、 nCOM) run n按timesteps指定的時間長度執(zhí) 行仿真 華僑大學IC設計中心 Ch.1概述14 run 命令舉例 run 1000 n從當前位置運行仿真 1000 timesteps run 2500 ns 從當前位置運行仿真2500 ns run 3000 運行仿真到 timestep 3000 華僑大學IC設計中心 Ch.1概述15 DO 文件 n自動完成仿真步驟的宏文件 n庫設置 n編譯 n仿真 n強制仿真激勵 n能在所有的ModelSim 模式里被調用 nUI) Macro - Execute nCOM) do .do n能調用其他的DO文件 華僑大學IC設計中心 Ch.

8、1概述16 Run.bat /run.bat/ nset vsim=C:modeltech_6.5win32vsim.exe nset PROJECT_PATH=E:ModelSimLab ncd %PROJECT_PATH% n%vsim% :-c -do sim.do n/ 華僑大學IC設計中心 Ch.1概述17 sim.do n/sim.do/ nvlib work nvlog -f E:/ModelSim/Lab/file_list.f nvsim DE2_i2sound_tb nview structure nview signals nview wave nadd wave * n

9、#run 5000ns n#quit -sim n/ 華僑大學IC設計中心 Ch.1概述18 file_list.f n/ nE:/ModelSim/Lab/keytr.v nE:/ModelSim/Lab/i2c.v nE:/ModelSim/Lab/CLOCK_500.v nE:/ModelSim/Lab/DE2_i2sound.v nE:/ModelSim/Lab/DE2_i2sound_tb.v 華僑大學IC設計中心 Ch.1概述19 調試工具Debussy nDebussy是一套很好的VerilogVHDL調試 工具，可以幫助設計者快速理解復雜的 設計（設計小組中別人開發(fā)的復雜、不 熟悉