同步和異步復(fù)位

1、同步和異步復(fù)位 1、一談到復(fù)位操作，我們幾乎再熟悉不過(guò)了。但令人煩心的是，異常的復(fù)位操作卻時(shí)而發(fā) 生。對(duì)于單獨(dú)的asic設(shè)計(jì)來(lái)說(shuō)，reset信號(hào)主要目的是為了在仿真過(guò)程中強(qiáng)制使整個(gè)asic 設(shè)計(jì)進(jìn)入一個(gè)已知的工作狀態(tài)。 對(duì)于大多數(shù) asic設(shè)計(jì)來(lái)說(shuō)，對(duì)數(shù)據(jù)的處理都是遵循同一個(gè)規(guī)則即：先同步，再處理， 最后輸出。如果同步信號(hào)丟失，那么asic將會(huì)重新進(jìn)行再獲取同步的操作。如果這類asic 的設(shè)計(jì)完全正確，那么所有未使用的狀態(tài)都將會(huì)指向“開始獲得同步信號(hào)”狀態(tài)。這類系統(tǒng) 能夠在沒(méi)有reset信號(hào)情況下正確運(yùn)行。如果一個(gè)asic設(shè)計(jì)中其狀態(tài)機(jī)在綜合階段采用了 “don care”邏輯狀態(tài)的話，那么這

2、個(gè)系統(tǒng)就需要reset復(fù)位信號(hào)。 筆者認(rèn)為，通常情況下asic設(shè)計(jì)中每個(gè)觸發(fā)器都應(yīng)當(dāng)有復(fù)位端口，不管這個(gè)系統(tǒng)是否 需要。但有些狀況例外，比如在高速應(yīng)用的場(chǎng)合，一些跟隨觸發(fā)器（follower ff用作簡(jiǎn)單的移 位寄存器）為了達(dá)到更高的性能而不需要reset端。 另外，我們還需要考慮不同的復(fù)位策略，即如果系統(tǒng)需要，那么到底是使用同步還是 異步復(fù)位。 首先我們來(lái)研究一下同步復(fù)位。 2、觸發(fā)器通常的編碼風(fēng)格 同步復(fù)位觸發(fā)器與無(wú)reset的跟隨觸發(fā)器 圖1編碼風(fēng)格1中兩個(gè)ff, 一個(gè)帶同步復(fù)位，一個(gè)不帶 圖1中的第一個(gè)觸發(fā)器帶同步reset,由它采樣的數(shù)據(jù)q1傳遞給第二個(gè)觸發(fā)器；第二個(gè) 觸發(fā)器不帶re

3、set,它的作用就是簡(jiǎn)單數(shù)據(jù)移位。正確的代碼風(fēng)格1如下： module gooaFFstyle (q2, a, elk, rst_n)； output q2; input 6 elk, rst n； reg q2f always (posedge elk) if (!rstn) ql = 11bO; elseql = d; always (posedge elk) q2 = ql; endmodule 注意如果采用下面編碼風(fēng)格 2會(huì)出現(xiàn)什么問(wèn)題？ module badFFstyle (q2f df elk, rst_n); output q2; input d, clkf rst_n; reg

4、 q2, ql; always (posedge elk) if ( ! else 1 2 q q d n e rst_n) ql = 11bO； begin =d； =ql; endmodule 此代碼綜合出的邏輯如圖 2所示。 rst_n becomes a load-data signal 圖2編碼風(fēng)格2第二個(gè)觸發(fā)器產(chǎn)生了一個(gè)不需要的加載使能信號(hào) 由于代碼中把一級(jí)觸發(fā)器和二級(jí)觸發(fā)器放在了一個(gè)進(jìn)程塊中處理，所以一級(jí)觸發(fā)器的 同步reset信號(hào)rst_n將作為二級(jí)觸發(fā)器的加載使能信號(hào)，而這屬于多余的邏輯，我們并不需 要！ 造成以上編碼風(fēng)格1和2產(chǎn)生的不同邏輯的原因在于使用了同步reset，如

5、果采用異步 reset策略，那么兩種編碼風(fēng)格所生成的邏輯是完全相同的，不會(huì)產(chǎn)生多余的邏輯。這其中 是因?yàn)檫M(jìn)程塊中敏感列表以及if-else判斷語(yǔ)句的影響，我們將在下文中詳細(xì)說(shuō)明。 3、同步復(fù)位 許多關(guān)于同步復(fù)位的文章，大都表述一個(gè)觀點(diǎn)：在asic設(shè)計(jì)中要嚴(yán)格使用同步復(fù)位” 或者類似 “異步復(fù)位應(yīng)該被避免使用”。然而，為何要這么做，確很少有人明確說(shuō)明。實(shí)際 上，同步復(fù)位和異步復(fù)位都各有千秋，到底使用哪種復(fù)位策略，設(shè)計(jì)者需要根據(jù)具體的設(shè)計(jì) 需要來(lái)確定。 同步復(fù)位是僅在時(shí)鐘有效邊沿到來(lái)時(shí)有效的，這種同步reset信號(hào)可以當(dāng)做組合邏輯的 輸入來(lái)產(chǎn)生觸發(fā)器的 d輸入信號(hào)。（圖1可知）如果采用同步復(fù)位策略

6、，那么編碼風(fēng)格就必 須使用if-else結(jié)構(gòu)，且reset信號(hào)作為if的判斷條件（reset信號(hào)不在敏感列表中），其余的 組合邏輯都在 else部分中。如果不嚴(yán)格遵循這種編碼風(fēng)格，可能會(huì)產(chǎn)生兩種問(wèn)題。第一種 情況，有可能一些仿真器無(wú)法通過(guò)；第二種情況，造成較大延時(shí)，當(dāng)復(fù)位信號(hào)到來(lái)時(shí)，應(yīng)當(dāng) 盡量避免其通過(guò)過(guò)多的邏輯。圖3所示的邏輯為帶有加載使能端的同步復(fù)位計(jì)數(shù)器（帶進(jìn) 位）。 圖3可以看出同步復(fù)位信號(hào)rst_n增加了路徑延時(shí)（rst_n與處理后的數(shù)據(jù)經(jīng)組合邏輯作為觸 發(fā)器d輸入），代碼如下: module ctr9sr (g co, d, ldr rst n, elk)j output 7:0

7、q? output co; input 7；0 d? input Id, rst_n# elk； reg7:0 q?_ reg CO J always (posedge elk it 1rst n) = AbO; / sync reset else if (Id) d; / sync load else gq = q + l*bl; / sync increment endmodule 使用同步復(fù)位的優(yōu)點(diǎn)在于， 帶同步復(fù)位端的觸發(fā)器綜合出來(lái)的面積更小，但同時(shí)也帶來(lái) 組合邏輯門數(shù)量的增加， 如果一個(gè)設(shè)計(jì)要求結(jié)構(gòu)緊湊，要求每個(gè)觸發(fā)器要節(jié)省一到兩個(gè)邏輯 門數(shù)量以便于 asic能夠封裝進(jìn)裸片。但對(duì)如今

8、的大容量裸片工藝來(lái)說(shuō)，每個(gè)觸發(fā)器是否能 節(jié)省一兩個(gè)邏輯門似乎無(wú)關(guān)緊要了。 在仿真方面，同步復(fù)位的系統(tǒng)能夠很好的工作在基于時(shí)鐘周期采樣的仿真器中。而且能 保證整個(gè)電路百分百的同步。 同步復(fù)位確保了復(fù)位操作僅在時(shí)鐘有效邊沿發(fā)生，這樣可以過(guò)濾小的復(fù)位毛刺，但如果 毛刺離時(shí)鐘有效沿太近，觸發(fā)器輸出狀態(tài)可能是亞穩(wěn)態(tài)。另外當(dāng)有些復(fù)位信號(hào)是由一系列內(nèi) 部邏輯產(chǎn)生的，這種情況下推薦同步復(fù)位策略，可以有效的過(guò)濾毛刺。 使用同步復(fù)位的缺點(diǎn)在于復(fù)位信號(hào)需要一個(gè)脈沖的延展以確保在時(shí)鐘有效邊沿到來(lái)時(shí)， 復(fù)位脈沖寬度足夠，使得數(shù)據(jù)被穩(wěn)定的采入。這正是同步復(fù)位特點(diǎn)，整個(gè)電路的復(fù)位操作需 要一個(gè)時(shí)鐘周期來(lái)完成。這對(duì)于某些設(shè)計(jì)

9、來(lái)說(shuō)并不是壞處，但對(duì)于另一些設(shè)計(jì)卻有問(wèn)題。如 果ASIC或FPGA含有內(nèi)部三態(tài)總線， 為防止內(nèi)部三態(tài)總線在芯片加電時(shí)的競(jìng)爭(zhēng)，同步復(fù)位 的芯片必須有一個(gè)上電異步復(fù)位。 4、異步復(fù)位 異步復(fù)位是筆者喜歡的復(fù)位方法。但是，單獨(dú)的異步復(fù)位很危險(xiǎn)。很多設(shè)計(jì)者都喜歡把他們 的電路加上復(fù)位操作使之返回到已知的工作狀態(tài)。異步復(fù)位最大的問(wèn)題在于復(fù)位信號(hào)的釋 放，換句話說(shuō)就是復(fù)位信號(hào)的移除。異步復(fù)位觸發(fā)器都包含一個(gè)異步復(fù)位引腳，這個(gè)引腳通 常低有效。 異步復(fù)位觸發(fā)器的編碼風(fēng)格如下： module async_resetFFstyle q, d” elk, rst_n)； output q; input reg d

10、, elk, rst_n; / Verilog-2001: permits comma-separation / (posedge elk, negedge rst_n) always (posedge elk or negedge rstn) if (Irst_口) q = 1rb0; elseq = d; endmodule 注意到reset信號(hào)rst_n是敏感列表的一部分，所以說(shuō)同樣是邊沿有效信號(hào)。 / async reset / syne load / sync Increment 使用異步復(fù)位最大的好處在于， 只要廠商提供了異步復(fù)位觸發(fā)器， 那數(shù)據(jù)路徑就能確保無(wú)延 時(shí)清潔可控。不會(huì)像

11、同步復(fù)位電路出現(xiàn)的路徑延時(shí)（圖 3）。下面是帶有加載使能端的異步 復(fù)位計(jì)數(shù)器（帶進(jìn)位）代碼： module ctrSar ( q, co# d. Id, rst n, elk); output 7:0 output co； input 7:0 d； input Id, rst_n* elk； reg 7:0 1； reg co; always if else else (posedge elk or negedge rst_n) (Irst n) co,q = 9bO; IE (Id)co,q = d; (co,q = q + bl； endmodule 綜合出來(lái)的邏輯圖如圖 4所示。 由圖4

12、可以看出異步復(fù)位不會(huì)產(chǎn)生額外的邏輯延時(shí)。 但是異步復(fù)位也存在缺點(diǎn)，其最大的問(wèn)題在于它們是異步的，這里的它們指的是異步復(fù)位信 號(hào)reset的變低有效，變高無(wú)效都是異步的。特別是變高無(wú)效，我們也可以稱之為復(fù)位信號(hào) 釋放，如果復(fù)位釋放后與第一個(gè)時(shí)鐘有效邊沿時(shí)間間隔過(guò)小，那么使得觸發(fā)器輸出為亞穩(wěn)態(tài)， 進(jìn)而使得系統(tǒng)復(fù)位狀態(tài)異常。 許多設(shè)計(jì)工程師都喜歡應(yīng)用異步復(fù)位操作，并認(rèn)識(shí)不會(huì)有問(wèn)題。因?yàn)樗麄冊(cè)诜抡姝h(huán)境（可控 的環(huán)境）下測(cè)試了 reset信號(hào)，一切都工作正常。但系統(tǒng)完成后的實(shí)際運(yùn)行過(guò)程中（不可控） 卻間斷性的出現(xiàn)錯(cuò)誤。 這的確很令人煩心，因?yàn)樵O(shè)計(jì)者沒(méi)有考慮到系統(tǒng)中復(fù)位信號(hào)的釋放的 問(wèn)題，而這個(gè)問(wèn)題往往導(dǎo)致芯片進(jìn)入一個(gè)未知的亞穩(wěn)狀態(tài)，復(fù)位操作失效。我們必須重視這 個(gè)問(wèn)題，即使是在同步復(fù)位的系統(tǒng)中，有效的異步復(fù)位信號(hào)釋放 （對(duì)低電平有效的復(fù)位來(lái)說(shuō) 就是上跳沿）與緊跟其后的第一個(gè)時(shí)鐘有效沿之間也必須有最小的