EDA數(shù)字頻率計

1、成績 課 程 設 計 說 明 書課程設計名稱： EDA技術(shù)課程設計 題 目： 數(shù)字頻率計電路設計 學 生 姓 名： 專 業(yè)： 學 號： 指 導 教 師： 日期：2013年6月 28日摘要數(shù)字頻率計利用復雜可編程邏輯器件FPGA,VHDL編程將所有功能模塊集成在一塊芯片上。功能模塊包括時基脈沖發(fā)生器、計數(shù)器、數(shù)據(jù)鎖存器和顯示電路4部分。設計時先分別設計各功能模塊，并調(diào)試得到正確仿真結(jié)果，然后將各個功能模塊組合起來。最后作整體仿真、下載，得到實物。由于采用純數(shù)字硬件設計制作，穩(wěn)定性、可靠性遠遠高于使用單片機或模擬方式實現(xiàn)的系統(tǒng)，外圍電路簡單。該數(shù)字頻率計達到預期要求，實現(xiàn)了可變量程測量，測量范圍1

2、HZ10KHZ，精度可達0.1Hz。關(guān)鍵詞：數(shù)字頻率計 FPGA VHDL Abstract:The digital cymometer utilize CPLD (complex programmable logic device) integrate several functional modules onto one single chip by programming with VHDL. The five functional modules are timebase generator , counter, data flip-latch and display circuit.

3、 First design the functional module and get the expected simulation results, then ensemble them into one. After that the final simulation and download was done and the product can be made. Due to the use of digital hardware designing,the stability and reliability are far more higher compared to thos

4、e singlechip or anolog implemented system. The digital cymometer could achieve the expected requirement. The measurement range from 0.1Hz to 9999MHz , with the accuracy up to 0.1Hz.Keywords: Digital, symometer , FPGA , VHDL前言所謂頻率，就是周期性信號在單位時間（1s）里變化的次數(shù)。本頻率計設計測量頻率的基本原理是，首先讓被測信號與標準信號一起通過一個閘門，然后用計數(shù)器計數(shù)信

5、號脈沖的個數(shù)，把標準時間內(nèi)的計數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。根據(jù)數(shù)字頻率計的基本原理，本文設計方案的基本思想是分為五個模塊來實現(xiàn)其功能，即整個數(shù)字頻率計系統(tǒng)分為頻率產(chǎn)生器模塊、控制模塊、計數(shù)模塊、譯碼模塊等幾個單元，并且分別用VHDL對其進行編程，實現(xiàn)了、計數(shù)電路、鎖存電路、顯示電路等。技術(shù)性能指標：1）能夠測量輸入信號的頻率；2）能直接用十進制數(shù)字顯示測得的頻率；3）頻率測量范圍：1HZ10KHZ；5）測量時間：T=1.5S；6）用CPLD/FPGA可編程邏輯器件實現(xiàn)； 1、EDA技術(shù)發(fā)展及介紹1.1 EDA技術(shù)的介紹EDA技術(shù)是在電子

6、CAD技術(shù)基礎上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設計。利用EDA工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程在計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領(lǐng)域，都有EDA的應用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，

7、都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設計、PCB設計和IC設計。EDA 設計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。 1.2 EDA技術(shù)的發(fā)展EDA技術(shù)是伴隨著計算機、集成電路、電子系統(tǒng)的設計發(fā)展起來的,至今已有30多年的歷程,大致可以分為三個發(fā)展階段：第一階段為20世紀70年代的CAD(計算機輔助設計)階段:這一階段的主要特征是利用計算機輔助進行電路原理圖編輯、PCB布線,使得設計師從傳統(tǒng)高度重復繁雜的繪圖勞動中解脫出來。第二階段為20世紀80年代的CAED(計算機輔助工程設計)階段:這一階段的主要特征是以邏輯摸擬、定時分析、故障仿真、自動布局布線為核心重點解決電路設計的

8、功能檢測等問題,使設計能在產(chǎn)品制作之前預知產(chǎn)品的功能與性能。第三階段為20世紀90年代是EDA(電子設計自動化)階段:這一階段的主要特征是以高級描述語言、系統(tǒng)仿真和綜合技術(shù)為特點,采用自上而下的設計理念,將設計前期的許多高層次設計由EDA工具來完成。1.3 EDA技術(shù)的發(fā)展趨勢從目前的EDA技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應用文泛、工具多樣、軟件功能強大。中國EDA市場已漸趨成熟，不過大部分設計工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設計人員工發(fā)復雜的片上系統(tǒng)器件。為了與臺灣和美國的設計工程師形成更有力的競爭，中國的設計隊伍有必要購入一些最新的EDA技術(shù)。在

9、信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計算機及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡技術(shù)為基礎的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟增長點。要大力推進制造業(yè)信息化，積極開展計算機輔助設計（CAD）、計算機輔助工程（CAE）、計算機輔助工藝（CAPP）、計算機機輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計劃（MRPII）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開展“網(wǎng)絡制造”，便于合作設計、合作制造，參與國內(nèi)和國際競爭。開展“數(shù)控化”工程和“數(shù)字化”工程。自動化儀表的技術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù)與計算機

10、技術(shù)、通信技術(shù)進一步融合，形成測量、控制、通信與計算機（M3C）結(jié)構(gòu)。在ASIC和PLD設計方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。外設技術(shù)與EDA工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。中國自1995年以來加速開發(fā)半導體產(chǎn)業(yè)，先后建立了幾所設計中心，推動系列設計活動以應對亞太地區(qū)其它EDA市場的競爭。在EDA軟件開發(fā)方面，目前主要集中在美國。但各國也正在努力開發(fā)相應的工具。日本、韓國都有ASIC設計工具，但不對外開放 。中國華大集成電路設計中心，也提供IC設計軟件，但性能不是很強。相信在不久的將來會有更多更好的設計工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計顯示

11、，中國和印度正在成為電子設計自動化領(lǐng)域發(fā)展最快的兩個市場，年復合增長率分別達到了50%和30%。EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。EDA技術(shù)的應用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高，設計工具趨于完美的地步。EDA市場日趨成熟，但我國的研發(fā)水平沿很有限，需迎頭趕上。 2、總體方案設計2.1設計內(nèi)容要求設計一個能在時鐘脈沖CLK的激勵下對輸入信號FIN計數(shù)的數(shù)字頻率計。時鐘脈沖能產(chǎn)生計數(shù)使能信號EN、計數(shù)清零信號CLR、鎖存使能信號LOAD。當EN為高電平時，啟動計數(shù)；低電平時停止計數(shù)，并保持記錄的脈沖數(shù)。在停止計數(shù)期間，用鎖存信號的LOAD的上升沿，將計數(shù)器在前1秒鐘的計

12、數(shù)值鎖存，并由外部的的7段譯碼器譯碼，顯示計數(shù)結(jié)果，其原理框圖如下：圖2-1.數(shù)字頻率計原理框圖2.2設計方案比較方案一：用數(shù)字電路邏輯器件實現(xiàn)數(shù)字頻率計。被測量信號經(jīng)過放大與整形電路傳入十進制計數(shù)器，變成其所要求的信號，此時數(shù)字頻率計與被測信號的頻率相同，時基電路提供標準時間基準信號，此時利用所獲得的基準信號來觸發(fā)控制電路，進而得到一定寬度的閘門信號，當1s信號傳入時，閘門開通，被測量的脈沖信號通過閘門，其計數(shù)器開始計數(shù)，當1s信號結(jié)束時閘門關(guān)閉，停止計數(shù)。根據(jù)公式得被測信號的頻率f=NHz。 圖2-2.數(shù)字頻率計系統(tǒng)原理方框圖方案二：基于現(xiàn)場可編程邏輯門陣列FPGA，通過EDA技術(shù)。頻率測

13、量的基本原理是計算每秒鐘內(nèi)待測信號的脈沖個數(shù)。這就要求測頻控制信號發(fā)生器testpl的計數(shù)使能信號tsten能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器cnt10的使能端en進行同步控制。當tsten為高電平1時，允許計數(shù)；為低電平0時停止計數(shù)，并保持其計數(shù)結(jié)果。在停止計數(shù)期間，首先需要一個鎖存信號load的上跳沿將計數(shù)器在前1 秒種的計數(shù)值鎖存進16位鎖存器reg16b中。鎖存信號之后，必須有一個清零信號clr_cnt對計數(shù)器進行清零，為下1 秒的計數(shù)操作做準備。，然后由外部數(shù)碼管控制器ledcom控制的7段譯碼器ymq譯出，并穩(wěn)定顯示。圖2-3.數(shù)字頻率計系統(tǒng)原理框圖 2.3方案論

14、證方案一采用數(shù)字邏輯電路制作，用IC拼湊焊接實現(xiàn)。其特點是直接用現(xiàn)成的IC組合而成，簡單方便，但由于使用的器件較多，連線復雜，體積大，功耗大，焊點和線路較多將使成品穩(wěn)定度與精確度大打折扣。方案二采用可編程邏輯器件（CPLD）制作，利用EDA軟件編程，下載燒制實現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，并且可應用EDA軟件仿真，調(diào)試，每個設計人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本。易于進行功能擴展，可以利用頻率計的核心技術(shù)，改造成其它產(chǎn)品。實現(xiàn)方法靈活，調(diào)試方便，修改容易。2.4方案選擇現(xiàn)今人們對低故障、高實時、高可靠、高穩(wěn)定的性能更加青睞，結(jié)

15、合本設計的要求及綜合以上比較的情況，我們選擇了基于現(xiàn)場可編程邏輯門陣列FPGA，通過EDA技術(shù)方案。3、單元模塊設計本設計由現(xiàn)場可編程門矩陣（FPGA）作為控制芯片，通過VreilogHDL硬件描述語言設計，運用自頂而下的設計思想，按功能逐層分割實現(xiàn)層次化的設計?？傮w設計方案為由測頻控制信號發(fā)生器testpl的計數(shù)使能信號tsten能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器cnt10的使能端en進行同步控制。當tsten為高電平1時，允許計數(shù)；為低電平0時停止計數(shù)，并保持其計數(shù)結(jié)果。在停止計數(shù)期間，首先需要一個鎖存信號load的上跳沿將計數(shù)器在前1 秒種的計數(shù)值鎖存進16位鎖存器re

16、g16b中。鎖存信號之后，必須有一個清零信號clr_cnt對計數(shù)器進行清零，為下1 秒的計數(shù)操作做準備。，然后由外部數(shù)碼管控制器ledcom控制的7段譯碼器ymq譯出，并穩(wěn)定顯示。3.1頻率產(chǎn)生器lpm_counter0用一50MHz的時鐘輸入端clk，經(jīng)過分頻處理后從輸出端q26.0輸出27種頻率信號，從中選出三個不同頻率的信號：q25為1Hz輸入testpl的clk端，q13為測試信號輸入低位計數(shù)器的cnt10的clk端，q17為數(shù)碼管顯示選擇的掃描信號輸入數(shù)碼管控制器的clk端。3.1.1程序源代碼library ieee;use ieee.std_logic_1164.all;libr

17、ary lpm;use lpm.lpm_components.all;entity lpm_counter0 is port(clock: in std_logic ; q: out std_logic_vector (26 downto 0);end lpm_counter0;architecture syn of lpm_counter0 issignal sub_wire0: std_logic_vector (26 downto 0);component lpm_countergeneric (lpm_direction: string;lpm_port_updown: string;

18、lpm_type: string;lpm_width: natural);port(clock: in std_logic ; q: out std_logic_vector (26 downto 0);end component;beginq up,lpm_port_updown = port_unused,lpm_type = lpm_counter,lpm_width = 27)port map (clock = clock,q = sub_wire0);end syn;3.1.2時序仿真圖3.1.3模塊化電路3.2測頻控制信號發(fā)生器testpl輸入端clk收到1Hz信號后，其輸出端te

19、sten控制各個cnt10的使能，clr_cnt控制各個cnt10的清零，load控制鎖存器內(nèi)數(shù)據(jù)的輸出。3.2.1程序源代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testpl is port(clk:in std_logic;-1Hz信號 tsten:out std_logic;-計數(shù)器使能信號 clr_cnt:out std_logic;-計數(shù)器清零信號 load:out std_logic);-鎖存器輸出控制信號end testpl;architecture art

20、of testpl is signal div2clk:std_logic;begin process(clk) begin if clkevent and clk=1then div2clk=not div2clk; -div2clk為2Hz end if ; end process; process (clk ,div2clk) begin if( clk=0and div2clk=0)then clr_cnt=1; -當div2clk與clk同時為零時計數(shù)器清零 else clr_cnt=0; -當div2clk處于的高電平時計數(shù)器計數(shù) end if; end process; load

21、=not div2clk; -鎖存器輸出與計數(shù)器使能信號反相 tsten=div2clk; end art;3.2.2 時序仿真圖3.2.3 模塊化電路3.3十進制計數(shù)器cnt10有一時鐘使能輸入端en，用于鎖定計數(shù)值。當高電平1時計數(shù)允許計數(shù)，低電平0時禁止計數(shù)。多位十進制計數(shù)器時，最低位的計數(shù)器的clk端輸入被測信號，各計數(shù)器的進位輸出端c10將信號輸?shù)较乱晃皇M制計數(shù)器cnt10的輸入端clk，最高位十進制計數(shù)器cnt10的進位輸出端c10不處理。3.3.1程序源代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_u

22、nsigned.all;entity cnt10 is port(clk,clr,en: in std_logic; -clk:計數(shù)器時鐘，clr:清零信號,en:計數(shù)使能信號 q: out std_logic_vector(3 downto 0);-q:4位計數(shù)結(jié)果輸出 c10: out std_logic);-計數(shù)進位end cnt10;architecture art of cnt10 issignal cqi: std_logic_vector(3 downto 0);begin process (clk,clr) begin if clr=1 then cqi=0000; -當輸入的

23、clr_cnt為低電平0時清零 elsif clkevent and clk=1 then if en=1 then -當輸入的tesen為高電平1時允許計數(shù) if (cqi9) then cqi=cqi+1; else cqi=0000; -等于9則計數(shù)器清零 end if; -當輸入的tesen為低電平0時禁止計數(shù)，鎖定計數(shù)值 end if; end if;end process;-產(chǎn)生進位process(cqi) begin if cqi=1001 then c10=1; -當加的9時產(chǎn)生進位輸出 else c10=0; end if;end process;q=cqi;end art;

24、3.3.2時序仿真圖3.3.3模塊化電路3.4 16位鎖存器reg16b將已有16 位bcd碼存在于此模塊的輸入口din15.0，在信號load的上升沿后即被鎖存到寄存器reg16b的內(nèi)部，并由reg16b的輸出端dout15.0輸出，設置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。3.4.1 程序源代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port (load: in std_logic;-輸出鎖存控制信號 din: i

25、n std_logic_vector(15 downto 0); dout: out std_logic_vector(15 downto 0);end reg16b;architecture art of reg16b isbegin process(load,din) begin if loadevent and load=1then -load為高電平時teten為低電平，計數(shù)器禁止 dout=3 thencomclk =00;else comclk com com com comNULL; end case; end process;-對應數(shù)碼管的輸出 process(comclk,d

26、atain)begin case comclk is when 11= dataout dataout dataout dataoutNULL; end case; end process;end art;3.5.2時序仿真圖 3.5.2模塊化電路 3.6七段數(shù)碼管的譯碼器ymq 輸入端d_in3.0將接收BCD碼信號,譯碼后輸出端d_out7.0輸出8為7段數(shù)碼管信號，其中輸出的第8位均為高電平1可以使四個數(shù)碼管的小數(shù)點不顯示。經(jīng)譯碼器的處理輸出后數(shù)碼管顯示相應的數(shù)值。3.6.1程序源代碼 library IEEE;use IEEE.std_logic_1164.all;entity ymq

27、 is port(d_in: in std_logic_vector(3 downto 0); -數(shù)碼管控制器輸入四位信號d_out: out std_logic_vector(7 downto 0); -輸出8位信號 end ymq; -第8位d_out7為逗號architecture art of ymq isbegin process(d_in) begin case d_in is -第8位為1高電平逗號不顯示 when 0000 = d_out d_out d_out d_out d_out d_out d_out d_out d_out d_outNULL; end case; e

28、nd process;end art;3.6.2時序仿真圖3.6.3模塊化電路4、特殊器件的介紹4.1 CPLD器件介紹CPLD是Complex Programmable Logic Device的縮寫，它是有最早的PLD器件發(fā)展形成的高密度可編程邏輯器件，它具有編程靈活、集成度高、設計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點。 CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（“在系統(tǒng)”編程）將

29、代碼傳送到目標芯片中，實現(xiàn)設計的數(shù)字系統(tǒng)。許多公司都開發(fā)出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權(quán)威公司的產(chǎn)品。如 Altera公司的MAXII器件，就是其極具代表性的一類CPLD器件，是有史以來功耗最低、成本最低的CPLD。MAX II CPLD基于突破性的體系結(jié)構(gòu)，在所有CPLD系列中，其單位I/O引腳的功耗和成本都是最低的。 Altera公司的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX結(jié)構(gòu)，采用CMOS EPROM工藝制造的。該系列的器件具有一定得典型性，其他結(jié)構(gòu)都與此結(jié)構(gòu)非常的類似。它包括邏輯陣列塊、宏單

30、元、擴展乘積項、可編程連線陣列和IO控制部分。由于大多數(shù)CPLD是基于乘積項的“與或”結(jié)構(gòu)，故適合設計組合邏輯電路。4.2 FPGA器件介紹FPGA(FieldProgrammable Gate Array)可以達到比PLD更高的集成度，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展起來的，具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。PLD器件和FPGA的主要區(qū)別在于PLD是通過修改具有固定內(nèi)連電路得邏輯功能來進行編程，而FPGA是通過修改一根或多根分割宏單元的基本功能塊的內(nèi)連線的布線來進行編程。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速互聯(lián)通道(Fast Track)、I

31、O單元（IOE）組成。Altera Cyclone II 采用全銅層、低K值、1.2伏SRAM工藝設計，裸片尺寸被盡可能最小的優(yōu)化。采用300毫米晶圓，以TSMC成功的90nm工藝技術(shù)為基礎，Cyclone II 器件提供了4,608到68,416個邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、專用外部存儲器接口電路、4kbit嵌入式存儲器塊、鎖相環(huán)（PLL）和高速差分I/O能力。Cyclone II 器件擴展了FPGA在成本敏感性、大批量應用領(lǐng)域的影響力，延續(xù)了第一代Cyclone器件系列的成功。由于FPGA是基于查找表（LUT）結(jié)構(gòu)的器件，且每個LAB由10

32、個LE組成，一個LE由LUT和寄存器組成，適合于時序邏輯電路的設計。4.3 EP1K30TC144器件介紹ACEX1K器件是Altera公司在2000推出的2.5V低價格SRAM工藝FPGA結(jié)構(gòu)與10KE類似，帶嵌入式存儲塊（EAB）,部分型號帶PLL，主要有1K10、1K30、1K50、1K100等型號。EP1K30TC144器件中，EP1K表示器件類型，30表示器件內(nèi)有30K個邏輯門，T代表封裝類型，C表示用途為商用，144表示管腳數(shù)為144。其引腳圖如圖4-3所示 圖4-3 EP1K30TC5、最小系統(tǒng)原理圖5-1電路原理圖本設計的電路實現(xiàn)是基于FPGA最小系統(tǒng)原理圖，再配以所需的外設。最小系統(tǒng)設計包含了時鐘產(chǎn)生電路模塊、程序下載配置電路模塊、電源電路模塊，通過連線將各個模塊進行連接成最小系統(tǒng)。由于本設計電路比較簡單，外設比較少，模擬實現(xiàn)信號輸入，四個7段數(shù)碼管模擬實現(xiàn)頻率顯示。我們對外設也作了擴展準備，將FPGA芯片的IO引腳進行了插針引出，以方便后續(xù)電路的擴展。將外設與最小系統(tǒng)進行合理正確連接，即可實現(xiàn)本設計的電路原理要求。6、系統(tǒng)仿真及調(diào)試6.1仿真將各個模塊連接后實現(xiàn)的數(shù)字頻率計原理圖電路如下：通過QuartusII軟件進行