Xilinx ISE軟件功能簡介與IP Core（IP核）

1、xilinx ise軟件功能簡介與ip core（ip核）1 xilinx ise軟件簡要介紹 xilinx是全球領先的可編程邏輯完整解決方案的供應商，研發(fā)、制造并銷售應用范圍廣泛的高級集成電路、軟件設計工具以及定義系統(tǒng)級功能的ip（intellectual property）核長期以來一直推動著fpga技術的發(fā)展。xilinx的開發(fā)工具也在不斷升級，集成了fpga開發(fā)需要的所有功能，其主要特點有： 包含了xilinx新型smart compile技術，可以將實現時間縮減2.5倍，能在最短的時間內提供最高的性能，提供了一個功能強大的設計收斂環(huán)境； 全面支持最新fpga系列器件； 集成式的時序收

2、斂環(huán)境有助于快速、輕松地識別fpga設計的瓶頸； 可以節(jié)省一個或多個速度等級的成本，并在邏輯設計中實現最低的總成本。 foundation series ise具有界面友好、操作簡單的特點，再加上xilinx的fpga芯片占有很大的市場，使其成為非常通用的fpga工具軟件。ise作為高效的eda設計工具集合，與第三方軟件揚長避短，使軟件功能越來越強大，為用戶提供了更加豐富的xilinx平臺19。2 xilinx ise軟件功能簡介 ise 的主要功能包括設計輸入、綜合、仿真、實現和下載，涵蓋了fpga開發(fā)的全過程，從功能上講，其工作流程無需借助任何第三方eda軟件。 設計輸入：ise提供的設計

3、輸入工具包括用于hdl代碼輸入和查看報告的ise文本編輯器，用于原理圖編輯的工具ecs，用于生成ip core generator，用于狀態(tài)機設計的statecad以及用于約束文件編輯的constraint editor等。 綜合：ise的綜合工具不但包含了xilinx自身提供的綜合工具xst，同時還可以內嵌mentor graphics公司的leonardospectrum和synplicity公司的synplify，實現無縫鏈接。 仿真：ise本事自帶了一個具有圖形化波形編輯功能的仿真工具hdl bencher，同時又提供了使用model tech公司的modelsim 進行仿真的接口。

4、實現：此功能包括了翻譯、映射、布局布線等，還具備時序分析、管腳指定以及增重設計等高級功能。 下載：下載功能包括了bitgen。用于將布局布線后的設計文件轉換為位流文件，還包括了impact，功能是進行設備配置和通信，控制將程序燒寫到fpga芯片中去。使用ise進行fpga設計的各個過程可能涉及的設計工具如表3.1所示： 表3.1 ise設計工具表3 xilinx ip core的使用 xilinx ip core 的基本操作 ip core就是預先設計好、經過嚴格測試和優(yōu)化過的電路功能模塊，如乘法器、fir濾波器、fft處理器等，并且一般采用參數可配置的結構，方便用戶根據實際情況來調用這些模塊

5、。隨著fpga模塊的增加，使用ip core完成設計已經成為發(fā)展趨勢。 ip core生成器是xilinx fpga設計中的一個重要工具，提供了大量成熟的、高效的ip core為用戶使用，涵蓋了汽車工業(yè)、基本單元、通信和網絡、數字信號處理、fpga特點和設計、數學函數、記憶和存儲單元、標準總線接口等8大類，從簡單的基本設計模塊到復雜的處理器一應俱全。配合xilinx網站的ip 中心使用，能夠大幅度減輕設計人員的工作量，提高設計可靠性20。在工程管理區(qū)單擊鼠標右鍵，在彈出的菜單中選擇new source，選中ip類型，在file name文本框中輸入adder，然后點擊next按鍵，進入ip c

6、ore目錄分類頁面，如下圖（左）所示： 下面以加法器模塊為例介紹詳細操作。首先選中“math funcation adder & subtracter adder subtracter v7.0”，點擊“next”進入下一頁，選擇“finish”完成配置。這時在信息顯示區(qū)會出現“customizing ip.”的提示信息，并彈出一個“adder subtracter”配置對話框，如上圖（右）所示：然后，選中adder，設置位寬為16，然后點擊“generate”，信息顯示區(qū)顯示generating ip.，直到出現successfully generated adder的提示信息。此時在工程管

7、理區(qū)出現一個“adder.xco”的文件。這樣加法器的ip core已經生成并成功調用。ip core在綜合時被認為是黑盒子，綜合器不對ip core做任何編譯。ip core的仿真主要是運用core generator的仿真模型來完成的，會自動生成擴展名為.v的源代碼文件。設計人員只需要從該源文件中查看其端口聲明，將其作為一個普通的子程序進行調用即可。2 基于xilinx xst的綜合所謂綜合，就是將hdl語言、原理圖等設計輸入翻譯成與、或、非門和ram、觸發(fā)器等基本邏輯單元的邏輯連接（網表），并根據目標和要求（約束條件）優(yōu)化所生成的邏輯連接，生成edf文件。完成了輸入、仿真以及管腳分配后就

8、可以進行綜合和實現了。在管理區(qū)雙擊synthesize-xs，t就可以完成綜合，并且能夠給出初步的資源消耗情況21。3 基于ise的仿真在代碼編寫完畢后，需要借助于測試平臺來驗證所設計的模塊是否滿足要求。ise提供了兩種測試平臺的建立方法，一種是使用hdl bencher的圖形化波形編輯功能編寫，另一種就是利用hdl語言。后者使用簡單、功能強大。4 基于ise的實現所謂實現（implement）是將綜合輸出的邏輯網表翻譯成所選器件的底層模塊與硬件原語，將設計映射到器件結構上，進行布局布線，達到在選定器件上實現設計的目的。實現主要分為3個步驟：翻譯（translate）邏輯網表，映射（map）到器件單元與布局布線（place & route）。翻譯的主要作用是將綜合輸出的邏輯網表翻譯為xilinx特定器件的底層結構和硬件原語（具體的原語詳見第3章