(最新整理)VerilogHDL期末考試復(fù)習(xí)題

1、(完整)verilog hdl期末考試復(fù)習(xí)題(完整)verilog hdl期末考試復(fù)習(xí)題 編輯整理：尊敬的讀者朋友們：這里是精品文檔編輯中心，本文檔內(nèi)容是由我和我的同事精心編輯整理后發(fā)布的，發(fā)布之前我們對文中內(nèi)容進行仔細校對，但是難免會有疏漏的地方，但是任然希望（(完整)verilog hdl期末考試復(fù)習(xí)題）的內(nèi)容能夠給您的工作和學(xué)習(xí)帶來便利。同時也真誠的希望收到您的建議和反饋，這將是我們進步的源泉，前進的動力。本文可編輯可修改，如果覺得對您有幫助請收藏以便隨時查閱，最后祝您生活愉快 業(yè)績進步，以下為(完整)verilog hdl期末考試復(fù)習(xí)題的全部內(nèi)容。【第一章】1、fpga 芯片的發(fā)展主要

2、體現(xiàn)在哪幾個方面？未來的發(fā)展趨勢是什么？ 答：新型芯片的規(guī)模越來越大,成本越來越低，低端的fpga已逐步取代了傳統(tǒng)的數(shù)字元件。 先進的asic生產(chǎn)工藝已經(jīng)被用于fpga的生產(chǎn),越來越豐富的處理器內(nèi)核被嵌入到高端的fpga芯片中，基于fpga的開發(fā)成為一項系統(tǒng)級設(shè)計工程。隨著半導(dǎo)體制造工藝的不同提高,fpga的集成度將不斷提高,制造成本將不斷降低，其作為替代asic來實現(xiàn)電子系統(tǒng)的前景將日趨光明。 2、eda 技術(shù)的優(yōu)勢是什么？ 答：1.用hdl對數(shù)字系統(tǒng)進行抽象的行為與功能描述以及具體的內(nèi)部線路結(jié)構(gòu)描述,從而可以在電子設(shè)計的各個階段、各個層次進行計算機模擬驗證，保證設(shè)計過程的正確性，可以大大降

3、低設(shè)計成本，縮短設(shè)計周期. 2.eda工具之所以能夠完成各種自動設(shè)計過程,關(guān)鍵是有各類庫的支持。3。某些hdl也是文檔型的語言，極大地簡化了設(shè)計文檔的管理。4.eda具有日益強大的邏輯設(shè)計仿真測試技術(shù)，極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度.5.基于eda技術(shù)的設(shè)計，由于用hdl表達的成功的專用功能設(shè)計在實現(xiàn)目標方面有很大的可選性,它既可以用不同來源的通用fpga/cpld實現(xiàn)，也可以直接以asic來實現(xiàn)，設(shè)計者擁有完全的自主權(quán)。6.eda技術(shù)的設(shè)計語言是標準化的,不會由于設(shè)計對象的不同而改變；它的開發(fā)工具是規(guī)范化的，eda軟件平臺支持任何標準化的設(shè)計語言；它的設(shè)計成果是通用性的，ip核具

4、有規(guī)范的接口協(xié)議.良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。7。eda技術(shù)能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。8.eda不但在整個設(shè)計流程上充分利用計算機的自動設(shè)計能力,在各個設(shè)計層次上利用計算機完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計結(jié)束后仍可利用計算機對硬件系統(tǒng)進行完整全面的測試. 3、eda 的設(shè)計流程包括哪幾個環(huán)節(jié)？ ans: 設(shè)計輸入（原理圖/hdl 文本編輯） 綜合 fpga/cpld 適配 時序仿真與 功能門級仿真 fpga/cpld 編程下載 fpga/cpld 器件電路硬件檢測。4、硬件描述語言的種類有哪些？ ans: vhdl 、verilog hdl

5、、systemverilog、system c 等答：vhdl、verilog、hdl、system verilog、system c。 5、自頂向下設(shè)計方法的優(yōu)點是什么? ans: 過程大部分由計算機完成,可植性強，便于系統(tǒng)的優(yōu)化和升級，以及對模型進行及 時的修改,以改進系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計錯誤，提高目標系統(tǒng)的工作速度，減小面 積耗用，降低功耗和成本等。在 eda 技術(shù)應(yīng)用中，自頂向下的設(shè)計方法，就是在整個設(shè)計 流程中各設(shè)計環(huán)節(jié)逐步求精的過程. 6、ip 核可分為哪幾類？ ans: 軟 ip 、固 ip、硬 ip7、ip 在 eda 技術(shù)的應(yīng)用和發(fā)展中的意義是什么？ ans: ip

6、就是將某些功能固化，而當 eda 設(shè)計也需要這些功能的時候,就可以直接將植 入了此功能的 ip 拿過來直接用，而不用再重新設(shè)計.這樣既可以提高效率又可以減少設(shè)計 風(fēng)險。ip 核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保 證。8、可編程邏輯器件經(jīng)歷哪些發(fā)展過程？答：它大致經(jīng)歷了從prom、pla、pal、gal、epld、fpga和cpld的發(fā)展過程.fpga的配置方式有哪些？ps被動串行模式、pps被動并行同步模式、ppa被動并行異步模式、psa被動串行異步模式、jtag方式、as主動串行模式.jtag：msel都為0。9、vhdl中標識符的命名規(guī)則是什么？答：標識符

7、是設(shè)計者在vhdl程序中自己定義的，用于標識不同名稱的詞語。1. 有效的字符:包括26個大小寫英文字母，數(shù)字包括09以及下劃線；2. 任何標識符必須以英文字母開頭;3. 必須是單一的下劃線，且前后都要有字母或數(shù)字；4. 標識符中的英文字母不區(qū)分大小寫；5。允許包含圖形符號，包括空格等。 10、端口模式有哪些?1. in：輸入端口。定義的通道為單向只讀模式。規(guī)定數(shù)據(jù)只能由此端口被讀入實體中；2. out：輸出端口。定義的通道為單向輸出模式.規(guī)定數(shù)據(jù)只能通過此端口從實體向外流出,或可以將實體中的數(shù)據(jù)向此端口賦值；3. inout：雙向端口。定義的通道確定為輸入輸出雙向端口;buffer：緩沖端口。

8、功能與inout類似，區(qū)別在于當需要輸入數(shù)據(jù)時，只允許內(nèi)部回讀輸出的信號,即允許反饋.與inout模式相比，buffer回讀的信號不是由外部輸入的，而是由內(nèi)部產(chǎn)生、向外輸出的信號。11、vhdl 中有哪些基本的數(shù)據(jù)類型？ ans： bit、 bit_vector、 std_logic、 std_logic_vector、 boolean （布爾) natural （自然數(shù)） integer 、 、 （整數(shù)） 、signed（有符號） 、unsigned（無符號) 、array（數(shù)組類)、record（記錄類型） 、 subtype（子類型） 、用戶自定義類型。12、常用的 vhdl 程序包有哪

9、些？ ans ： std_logic_1164 、 std_logic_arith std_logic_unsigned 答：std_logic_1164、std_logic_arith、std_logic_signed、std_logic_unsigned13、verilog中兩種基本的數(shù)據(jù)類型net（wire）和reg的區(qū)別。reg型主要用于定義特定類型的變量，寄存器變量wire型應(yīng)用于assign語句中，且assign語句中必須要用wire網(wǎng)線型變量.reg相當于存儲單元，wire相當于物理連線wire表示直通，即只要輸入有變化,輸出馬上無條件地反映；reg表示一定要有觸發(fā),輸出才會反映

10、輸入wire對應(yīng)于連續(xù)賦值，如assign reg對應(yīng)于過程賦值，如always，initialreg型保持最后一次的賦值,而wire型則需要持續(xù)的驅(qū)動。14、verilog中的時鐘過程表述的特點和規(guī)律1。某信號被定義成邊沿敏感時鐘信號,則posedge a或 negedge a放敏感表中，always結(jié)構(gòu)塊中不能再出現(xiàn)信號a了。2.若b被定義成對應(yīng)于時鐘的電平敏感異步控制信號，則除 posedge b或negedge b放敏感表中,always塊中必須給出邏輯描述，即表述上是邊沿敏感,性能上是電平敏感。3。若某信號對于時鐘同步，則不能出現(xiàn)在敏感信號表中。4。 敏感表中邊沿敏感信號和電平敏感信

11、號不能同時出現(xiàn)。15、阻塞式賦值和非阻塞式賦值的區(qū)別阻塞式賦值是順序執(zhí)行符號為“=”是時鐘觸發(fā)，非阻塞時賦值是并行執(zhí)行的符號為“=”是邊沿觸發(fā)。在組合邏輯建模中應(yīng)使用阻塞賦值； 在時序邏輯建模中應(yīng)使用非阻塞賦值。16、verilog語言有哪幾種描述風(fēng)格？1。行為描述；2.數(shù)據(jù)流描述；3.結(jié)構(gòu)描述.17、任務(wù)和函數(shù)語句的區(qū)別任務(wù)就是一段封裝在“taskendtask”之間的程序.任務(wù)可以彼此調(diào)用,而且任務(wù)內(nèi)還可以調(diào)用函數(shù)。任務(wù)調(diào)用語句只能出現(xiàn)在過程塊內(nèi)； 任務(wù)的輸出端口必須和寄存器類型的數(shù)據(jù)變量對應(yīng)。函數(shù)的調(diào)用也是通過函數(shù)名來完成的,而且它在函數(shù)結(jié)構(gòu)體內(nèi)代表一個內(nèi)部變量，函數(shù)調(diào)用的返回值就是通過

12、函數(shù)名變量傳遞給調(diào)用語句的.a。函數(shù)定義只能在模塊中完成,不能出現(xiàn)在過程塊中;b。 函數(shù)至少要有一個輸入端口,但不能包含輸出和雙向端口；c。 在函數(shù)結(jié)構(gòu)中，不能使用任何形式的時間控制語句(、wait等),也不能使用disable中止語句;d。 函數(shù)定義結(jié)構(gòu)體總不能出現(xiàn)過程塊語句；e。 函數(shù)內(nèi)部可以調(diào)用函數(shù),但不能調(diào)用過程。18、狀態(tài)機的優(yōu)點1.高效的順序控制模型；2.容易利用現(xiàn)成的eda優(yōu)化工具;3.性能穩(wěn)定；4。設(shè)計實現(xiàn)效率高;5。高速性能.19、狀態(tài)機的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點是什么?1。直接輸出型編碼：這種編碼最典型的應(yīng)用就是計數(shù)器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，

13、它的優(yōu)點是輸出速度快,不太可能出現(xiàn)毛刺現(xiàn)象。缺點是程序的可讀性差,用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器構(gòu)成的狀態(tài)機多，而且控制非法狀態(tài)出現(xiàn)的容錯技術(shù)要求比較高。2.順序編碼：優(yōu)點是這種編碼方式最為簡單,在傳統(tǒng)設(shè)計技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯技術(shù)較為簡單.缺點也很多,如常常會占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時涉及多個觸發(fā)器的同時狀態(tài)轉(zhuǎn)換，因此將耗費更多的轉(zhuǎn)換時間，而且容易出現(xiàn)毛刺現(xiàn)象。4. 一位熱碼狀態(tài)編碼：一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡單的編碼方式大為簡化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)

14、換速度,增強了狀態(tài)機的工作穩(wěn)定性,這對于含有較多的時序邏輯資源、相對較少的組合邏輯資源的fpga器件是最好的解決方案.16分頻module clk_div_16( clk_in, rst_n， clk_out)； input clk_in; input rst_n; output clk_out； reg 2：0 cnt； reg clk_out_t; always (posedge clk_in) begin if （!rst_n) begin cnt = 0; clk_out_t = 0； end else begin if （cnt = 3b111) begin cnt = 3b000；

15、 clk_out_t = clk_out_t; end else begin cnt = cnt + 3b001； end end end assign clk_out = clk_out_t; endmodule奇數(shù)分頻3分頻module clk_div_3(clk_in, rst_n, clk_out）; input clk_in； input rst_n; output clk_out； reg 1:0 cnt, cnt1； reg clk_1to3p， clk_1to3n; always (posedge clk_in） begin /上升沿3分頻，占空比為1:2？ if（！rst_n) begin cnt = 0； clk_1to3p = 0； end else begin if（cnt = 2b10) begin cnt = 0； clk_1to3p = clk_1to3p; end else begin cnt = cnt + 1； clk_1to3p = ！clk_1to3p； end end endalways （negedge clk_in） begin /