數(shù)字電路基礎(chǔ)(全部)ppt課件

1、數(shù)字電路基礎(chǔ),學(xué)習(xí)要點(diǎn)： 二進(jìn)制、二進(jìn)制與十進(jìn)制的相互轉(zhuǎn)換 邏輯代數(shù)的公式與定理、邏輯函數(shù)化簡(jiǎn) 基本邏輯門電路的邏輯功能,第1章 數(shù)字電子技術(shù)基礎(chǔ),1.1 數(shù)字電子技術(shù)基礎(chǔ),1.2 數(shù)制與編碼,1.3 邏輯代數(shù)基礎(chǔ),1.4 邏輯函數(shù)的化簡(jiǎn),1.5 邏輯函數(shù)的表示方法及其相互轉(zhuǎn)換,1.6 門電路,退出,1.1 數(shù)字電路概述,1.1.1 數(shù)字信號(hào)與數(shù)字電路,1.1.2 數(shù)字電路的特點(diǎn)與分類,退出,1.1.1 數(shù)字信號(hào)與數(shù)字電路,模擬信號(hào)：在時(shí)間上和數(shù)值上連續(xù)的信號(hào),數(shù)字信號(hào)：在時(shí)間上和數(shù)值上不連續(xù)的（即離散的）信號(hào),u,u,模擬信號(hào)波形,數(shù)字信號(hào)波形,t,t,對(duì)模擬信號(hào)進(jìn)行傳輸、處理的電子線路稱為

2、模擬電路,對(duì)數(shù)字信號(hào)進(jìn)行傳輸、處理的電子線路稱為數(shù)字電路,1.1.2 數(shù)字電路的的特點(diǎn)與分類,1）工作信號(hào)是二進(jìn)制的數(shù)字信號(hào)，在時(shí)間上和數(shù)值上是離散的（不連續(xù)），反映在電路上就是低電平和高電平兩種狀態(tài)（即0和1兩個(gè)邏輯值）。 （2）在數(shù)字電路中，研究的主要問(wèn)題是電路的邏輯功能，即輸入信號(hào)的狀態(tài)和輸出信號(hào)的狀態(tài)之間的關(guān)系。 （3）對(duì)組成數(shù)字電路的元器件的精度要求不高，只要在工作時(shí)能夠可靠地區(qū)分0和1兩種狀態(tài)即可,1、數(shù)字電路的特點(diǎn),2、數(shù)字電路的分類,2）按所用器件制作工藝的不同：數(shù)字電路可分為雙極型（TTL型）和單極型（MOS型）兩類,3）按照電路的結(jié)構(gòu)和工作原理的不同：數(shù)字電路可分為組合邏輯

3、電路和時(shí)序邏輯電路兩類。組合邏輯電路沒(méi)有記憶功能，其輸出信號(hào)只與當(dāng)時(shí)的輸入信號(hào)有關(guān)，而與電路以前的狀態(tài)無(wú)關(guān)。時(shí)序邏輯電路具有記憶功能，其輸出信號(hào)不僅和當(dāng)時(shí)的輸入信號(hào)有關(guān)，而且與電路以前的狀態(tài)有關(guān),1）按集成度分類：數(shù)字電路可分為小規(guī)模（SSI，每片數(shù)十器件）、中規(guī)模（MSI，每片數(shù)百器件）、大規(guī)模（LSI，每片數(shù)千器件）和超大規(guī)模（VLSI，每片器件數(shù)目大于1萬(wàn)）數(shù)字集成電路。集成電路從應(yīng)用的角度又可分為通用型和專用型兩大類型,本節(jié)小結(jié),數(shù)字信號(hào)的數(shù)值相對(duì)于時(shí)間的變化過(guò)程是跳變的、間斷性的。對(duì)數(shù)字信號(hào)進(jìn)行傳輸、處理的電子線路稱為數(shù)字電路。模擬信號(hào)通過(guò)模數(shù)轉(zhuǎn)換后變成數(shù)字信號(hào)，即可用數(shù)字電路進(jìn)行傳

4、輸、處理,1. 2 數(shù)制與編碼,1.2.1 數(shù)制,1.2.2 數(shù)制轉(zhuǎn)換,1.2.3 編碼,退出,1）進(jìn)位制：表示數(shù)時(shí)，僅用一位數(shù)碼往往不夠用，必須用進(jìn)位計(jì)數(shù)的方法組成多位數(shù)碼。多位數(shù)碼每一位的構(gòu)成以及從低位到高位的進(jìn)位規(guī)則稱為進(jìn)位計(jì)數(shù)制，簡(jiǎn)稱進(jìn)位制,1.2.1 數(shù)制,2）基 數(shù)：進(jìn)位制的基數(shù)，就是在該進(jìn)位制中可能用到的數(shù)碼個(gè)數(shù),3） 位 權(quán)（位的權(quán)數(shù)）：在某一進(jìn)位制的數(shù)中，每一位的大小都對(duì)應(yīng)著該位上的數(shù)碼乘上一個(gè)固定的數(shù)，這個(gè)固定的數(shù)就是這一位的權(quán)數(shù)。權(quán)數(shù)是一個(gè)冪,數(shù)碼為：09；基數(shù)是10。 運(yùn)算規(guī)律：逢十進(jìn)一，即：9110。 十進(jìn)制數(shù)的權(quán)展開式,1、十進(jìn)制,103、102、101、100稱為

5、十進(jìn)制的權(quán)。各數(shù)位的權(quán)是10的冪,同樣的數(shù)碼在不同的數(shù)位上代表的數(shù)值不同,任意一個(gè)十進(jìn)制數(shù)都可以表示為各個(gè)數(shù)位上的數(shù)碼與其對(duì)應(yīng)的權(quán)的乘積之和，稱權(quán)展開式,即：(5555)105103 510251015100,又如：(209.04)10 2102 0101910001014 102,2、二進(jìn)制,數(shù)碼為：0、1；基數(shù)是2。 運(yùn)算規(guī)律：逢二進(jìn)一，即：1110。 二進(jìn)制數(shù)的權(quán)展開式： 如：(101.01)2 122 0211200211 22 (5.25)10,加法規(guī)則：0+0=0，0+1=1，1+0=1，1+1=10 乘法規(guī)則：0.0=0， 0.1=0 ，1.0=0，1.1=1,運(yùn)算規(guī)則,各數(shù)位的

6、權(quán)是的冪,二進(jìn)制數(shù)只有0和1兩個(gè)數(shù)碼，它的每一位都可以用電子元件來(lái)實(shí)現(xiàn)，且運(yùn)算規(guī)則簡(jiǎn)單，相應(yīng)的運(yùn)算電路也容易實(shí)現(xiàn),數(shù)碼為：07；基數(shù)是8。 運(yùn)算規(guī)律：逢八進(jìn)一，即：7110。 八進(jìn)制數(shù)的權(quán)展開式： 如：(207.04)10 282 0817800814 82 (135.0625)10,3、八進(jìn)制,4、十六進(jìn)制,數(shù)碼為：09、AF；基數(shù)是16。 運(yùn)算規(guī)律：逢十六進(jìn)一，即：F110。 十六進(jìn)制數(shù)的權(quán)展開式： 如：(D8.A)2 13161 816010 161(216.625)10,各數(shù)位的權(quán)是8的冪,各數(shù)位的權(quán)是16的冪,結(jié)論,一般地，N進(jìn)制需要用到N個(gè)數(shù)碼，基數(shù)是N；運(yùn)算規(guī)律為逢N進(jìn)一。 如果

7、一個(gè)N進(jìn)制數(shù)M包含位整數(shù)和位小數(shù)，即 (an-1 an-2 a1 a0 a1 a2 am)2 則該數(shù)的權(quán)展開式為： (M)2 an-1Nn-1 an-2 Nn-2 a1N1 a0 N0a1 N-1a2 N-2 amN-m 由權(quán)展開式很容易將一個(gè)N進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù),1.2.2 數(shù)制轉(zhuǎn)換,1）二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)： 將二進(jìn)制數(shù)由小數(shù)點(diǎn)開始，整數(shù)部分向左，小數(shù)部分向右，每3位分成一組，不夠3位補(bǔ)零，則每組二進(jìn)制數(shù)便是一位八進(jìn)制數(shù),將N進(jìn)制數(shù)按權(quán)展開，即可以轉(zhuǎn)換為十進(jìn)制數(shù),1、二進(jìn)制數(shù)與八進(jìn)制數(shù)的相互轉(zhuǎn)換,1 1 0 1 0 1 0 . 0 1,0 0,0,(152.2)8,2）八進(jìn)制數(shù)轉(zhuǎn)換為二

8、進(jìn)制數(shù)：將每位八進(jìn)制數(shù)用3位二進(jìn)制數(shù)表示,011 111 100 . 010 110,374.26)8,2、二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換,1 1 1 0 1 0 1 0 0 . 0 1 1,0 0 0,0,(1E8.6)16,1010 1111 0100 . 0111 0110,AF4.76)16,二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換，按照每4位二進(jìn)制數(shù)對(duì)應(yīng)于一位十六進(jìn)制數(shù)進(jìn)行轉(zhuǎn)換,3、十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù),采用的方法 基數(shù)連除、連乘法 原理：將整數(shù)部分和小數(shù)部分分別進(jìn)行轉(zhuǎn)換。 整數(shù)部分采用基數(shù)連除法，小數(shù)部分 采用基數(shù)連乘法。轉(zhuǎn)換后再合并,整數(shù)部分采用基數(shù)連除法，先得到的余數(shù)為低位，后得到的余

9、數(shù)為高位,小數(shù)部分采用基數(shù)連乘法，先得到的整數(shù)為高位，后得到的整數(shù)為低位,所以：(44.375)10(101100.011)2,采用基數(shù)連除、連乘法，可將十進(jìn)制數(shù)轉(zhuǎn)換為任意的N進(jìn)制數(shù),用一定位數(shù)的二進(jìn)制數(shù)來(lái)表示十進(jìn)制數(shù)碼、字母、符號(hào)等信息稱為編碼,用以表示十進(jìn)制數(shù)碼、字母、符號(hào)等信息的一定位數(shù)的二進(jìn)制數(shù)稱為代碼,1.2.3 編碼,數(shù)字系統(tǒng)只能識(shí)別0和1，怎樣才能表示更多的數(shù)碼、符號(hào)、字母呢？用編碼可以解決此問(wèn)題,二-十進(jìn)制代碼：用4位二進(jìn)制數(shù)b3b2b1b0來(lái)表示十進(jìn)制數(shù)中的 0 9 十個(gè)數(shù)碼。簡(jiǎn)稱BCD碼,2421碼的權(quán)值依次為2、4、2、1；余3碼由8421碼加0011得到；格雷碼是一種循

10、環(huán)碼，其特點(diǎn)是任何相鄰的兩個(gè)碼字，僅有一位代碼不同，其它位相同,用四位自然二進(jìn)制碼中的前十個(gè)碼字來(lái)表示十進(jìn)制數(shù)碼，因各位的權(quán)值依次為8、4、2、1，故稱8421 BCD碼,本節(jié)小結(jié),日常生活中使用十進(jìn)制，但在計(jì)算機(jī)中基本上使用二進(jìn)制，有時(shí)也使用八進(jìn)制或十六進(jìn)制。利用權(quán)展開式可將任意進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)。將十進(jìn)制數(shù)轉(zhuǎn)換為其它進(jìn)制數(shù)時(shí)，整數(shù)部分采用基數(shù)除法，小數(shù)部分采用基數(shù)乘法。利用1位八進(jìn)制數(shù)由3位二進(jìn)制數(shù)構(gòu)成，1位十六進(jìn)制數(shù)由4位二進(jìn)制數(shù)構(gòu)成，可以實(shí)現(xiàn)二進(jìn)制數(shù)與八進(jìn)制數(shù)以及二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的相互轉(zhuǎn)換。 二進(jìn)制代碼不僅可以表示數(shù)值，而且可以表示符號(hào)及文字，使信息交換靈活方便。BCD碼是用

11、4位二進(jìn)制代碼代表1位十進(jìn)制數(shù)的編碼，有多種BCD碼形式，最常用的是8421 BCD碼,1.3 邏輯代數(shù)基礎(chǔ),1.3.1 邏輯代數(shù)的基本概念,1.3.2 邏輯代數(shù)的公式、定理和規(guī)則,1.3.3 邏輯函數(shù)的表達(dá)式,退出,事物往往存在兩種對(duì)立的狀態(tài)，在邏輯代數(shù)中可以抽象地表示為 0 和 1 ，稱為邏輯0狀態(tài)和邏輯1狀態(tài),邏輯代數(shù)是按一定的邏輯關(guān)系進(jìn)行運(yùn)算的代數(shù)，是分析和設(shè)計(jì)數(shù)字電路的數(shù)學(xué)工具。在邏輯代數(shù)，只有和兩種邏輯值，有與、或、非三種基本邏輯運(yùn)算，還有與或、與非、與或非、異或幾種導(dǎo)出邏輯運(yùn)算,邏輯代數(shù)中的變量稱為邏輯變量，用大寫字母表示。邏輯變量的取值只有兩種，即邏輯0和邏輯1，0 和 1 稱

12、為邏輯常量，并不表示數(shù)量的大小，而是表示兩種對(duì)立的邏輯狀態(tài),邏輯是指事物的因果關(guān)系，或者說(shuō)條件和結(jié)果的關(guān)系，這些因果關(guān)系可以用邏輯運(yùn)算來(lái)表示，也就是用邏輯代數(shù)來(lái)描述,1.3.1 基本邏輯運(yùn)算,1、與邏輯（與運(yùn)算,與邏輯的定義：僅當(dāng)決定事件（Y）發(fā)生的所有條件（A，B，C，）均滿足時(shí)，事件（Y）才能發(fā)生。表達(dá)式為,開關(guān)A，B串聯(lián)控制燈泡Y,兩個(gè)開關(guān)必須同時(shí)接通，燈才亮。邏輯表達(dá)式為,A、B都斷開，燈不亮,A斷開、B接通，燈不亮,A接通、B斷開，燈不亮,A、B都接通，燈亮,這種把所有可能的條件組合及其對(duì)應(yīng)結(jié)果一一列出來(lái)的表格叫做真值表,將開關(guān)接通記作1，斷開記作0；燈亮記作1，燈滅記作0?？梢宰鞒?/p>

13、如下表格來(lái)描述與邏輯關(guān)系,功能表,實(shí)現(xiàn)與邏輯的電路稱為與門。與門的邏輯符號(hào),真值表,邏輯符號(hào),2、或邏輯（或運(yùn)算,或邏輯的定義：當(dāng)決定事件（Y）發(fā)生的各種條件（A，B，C，)中，只要有一個(gè)或多個(gè)條件具備，事件（Y）就發(fā)生。表達(dá)式為,開關(guān)A，B并聯(lián)控制燈泡Y,兩個(gè)開關(guān)只要有一個(gè)接通，燈就會(huì)亮。邏輯表達(dá)式為,A、B都斷開，燈不亮,A斷開、B接通，燈亮,A接通、B斷開，燈亮,A、B都接通，燈亮,實(shí)現(xiàn)或邏輯的電路稱為或門?；蜷T的邏輯符號(hào),Y=A+B,真值表,功能表,邏輯符號(hào),3、非邏輯（非運(yùn)算,非邏輯指的是邏輯的否定。當(dāng)決定事件（Y）發(fā)生的條件（A）滿足時(shí)，事件不發(fā)生；條件不滿足，事件反而發(fā)生。表達(dá)式

14、為,開關(guān)A控制燈泡Y,實(shí)現(xiàn)非邏輯的電路稱為非門。非門的邏輯符號(hào),A斷開，燈亮,A接通，燈滅,真值表,功能表,邏輯符號(hào),4、常用的邏輯運(yùn)算,1）與非運(yùn)算：邏輯表達(dá)式為,2）或非運(yùn)算：邏輯表達(dá)式為,3）異或運(yùn)算：邏輯表達(dá)式為,4） 與或非運(yùn)算：邏輯表達(dá)式為,5、邏輯函數(shù)及其相等概念,1）邏輯表達(dá)式：由邏輯變量和與、或、非3種運(yùn)算符連接起來(lái)所構(gòu)成的式子。在邏輯表達(dá)式中，等式右邊的字母A、B、C、D等稱為輸入邏輯變量，等式左邊的字母Y稱為輸出邏輯變量，字母上面沒(méi)有非運(yùn)算符的叫做原變量，有非運(yùn)算符的叫做反變量,2）邏輯函數(shù)：如果對(duì)應(yīng)于輸入邏輯變量A、B、C、的每一組確定值，輸出邏輯變量Y就有唯一確定的值

15、，則稱Y是A、B、C、的邏輯函數(shù)。記為,注意：與普通代數(shù)不同的是，在邏輯代數(shù)中，不管是變量還是函數(shù)，其取值都只能是0或1，并且這里的0和1只表示兩種不同的狀態(tài)，沒(méi)有數(shù)量的含義,3）邏輯函數(shù)相等的概念：設(shè)有兩個(gè)邏輯函數(shù),它們的變量都是A、B、C、，如果對(duì)應(yīng)于變量A、B、C、的任何一組變量取值，Y1和Y2的值都相同，則稱Y1和Y2是相等的，記為Y1=Y2,若兩個(gè)邏輯函數(shù)相等，則它們的真值表一定相同；反之，若兩個(gè)函數(shù)的真值表完全相同，則這兩個(gè)函數(shù)一定相等。因此，要證明兩個(gè)邏輯函數(shù)是否相等，只要分別列出它們的真值表，看看它們的真值表是否相同即可,證明等式,1.3.2 邏輯代數(shù)的公式、定理和規(guī)則,1、邏

16、輯代數(shù)的公式和定理,1）常量之間的關(guān)系,2）基本公式,分別令A(yù)=0及A=1代入這些公式，即可證明它們的正確性,3）基本定理,利用真值表很容易證明這些公式的正確性。如證明AB=BA,A+B)(A+C)=AA+AB+AC+BC,分配率A(B+C)=AB+AC,A+AB+AC+BC,等冪率AA=A,A(1+B+C)+BC,分配率A(B+C)=AB+AC,A+BC,0-1率A+1=1,證明分配率：A+BA=(A+B)(A+C,證明,4）常用公式,分配率A+BC=(A+B)(A+C,0-1率A1=1,分配率A(B+C)=AB+AC,0-1率A+1=1,例如，已知等式 ，用函數(shù)Y=AC代替等式中的A，根據(jù)

17、代入規(guī)則，等式仍然成立，即有,2、邏輯代數(shù)運(yùn)算的基本規(guī)則,1）代入規(guī)則：任何一個(gè)含有變量A的等式，如果將所有出現(xiàn)A的位置都用同一個(gè)邏輯函數(shù)代替，則等式仍然成立。這個(gè)規(guī)則稱為代入規(guī)則,2）反演規(guī)則：對(duì)于任何一個(gè)邏輯表達(dá)式Y(jié)，如果將表達(dá)式中的所有“”換成“”，“”換成“”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，那么所得到的表達(dá)式就是函數(shù)Y的反函數(shù)Y（或稱補(bǔ)函數(shù)）。這個(gè)規(guī)則稱為反演規(guī)則。例如,3）對(duì)偶規(guī)則：對(duì)于任何一個(gè)邏輯表達(dá)式Y(jié)，如果將表達(dá)式中的所有“”換成“”，“”換成“”，“0”換成“1”，“1”換成“0”，而變量保持不變，則可得到的一個(gè)新的函數(shù)表達(dá)式Y(jié)，Y稱

18、為函Y的對(duì)偶函數(shù)。這個(gè)規(guī)則稱為對(duì)偶規(guī)則。例如,對(duì)偶規(guī)則的意義在于：如果兩個(gè)函數(shù)相等，則它們的對(duì)偶函數(shù)也相等。利用對(duì)偶規(guī)則,可以使要證明及要記憶的公式數(shù)目減少一半。例如,注意：在運(yùn)用反演規(guī)則和對(duì)偶規(guī)則時(shí)，必須按照邏輯運(yùn)算的優(yōu)先順序進(jìn)行：先算括號(hào)，接著與運(yùn)算，然后或運(yùn)算，最后非運(yùn)算，否則容易出錯(cuò),1.3.3 邏輯函數(shù)的表達(dá)式,一個(gè)邏輯函數(shù)的表達(dá)式可以有與或表達(dá)式、或與表達(dá)式、與非-與非表達(dá)式、或非-或非表達(dá)式、與或非表達(dá)式5種表示形式,一種形式的函數(shù)表達(dá)式相應(yīng)于一種邏輯電路。盡管一個(gè)邏輯函數(shù)表達(dá)式的各種表示形式不同，但邏輯功能是相同的,1、邏輯函數(shù)的最小項(xiàng)及其性質(zhì),1）最小項(xiàng)：如果一個(gè)函數(shù)的某個(gè)乘

19、積項(xiàng)包含了函數(shù)的全部變量，其中每個(gè)變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個(gè)乘積項(xiàng)稱為該函數(shù)的一個(gè)標(biāo)準(zhǔn)積項(xiàng)，通常稱為最小項(xiàng),3個(gè)變量A、B、C可組成8個(gè)最小項(xiàng),2）最小項(xiàng)的表示方法：通常用符號(hào)mi來(lái)表示最小項(xiàng)。下標(biāo)i的確定：把最小項(xiàng)中的原變量記為1，反變量記為0，當(dāng)變量順序確定后，可以按順序排列成一個(gè)二進(jìn)制數(shù)，則與這個(gè)二進(jìn)制數(shù)相對(duì)應(yīng)的十進(jìn)制數(shù)，就是這個(gè)最小項(xiàng)的下標(biāo)i,3個(gè)變量A、B、C的8個(gè)最小項(xiàng)可以分別表示為,3）最小項(xiàng)的性質(zhì),任意一個(gè)最小項(xiàng)，只有一組變量取值使其值為1,全部最小項(xiàng)的和必為1,任意兩個(gè)不同的最小項(xiàng)的乘積必為0,2、邏輯函數(shù)的最小項(xiàng)表達(dá)式,任何一個(gè)邏輯函數(shù)都可以表示

20、成唯一的一組最小項(xiàng)之和，稱為標(biāo)準(zhǔn)與或表達(dá)式，也稱為最小項(xiàng)表達(dá)式,如果列出了函數(shù)的真值表，則只要將函數(shù)值為1的那些最小項(xiàng)相加，便是函數(shù)的最小項(xiàng)表達(dá)式,將真值表中函數(shù)值為0的那些最小項(xiàng)相加，便可得到反函數(shù)的最小項(xiàng)表達(dá)式,本節(jié)小結(jié),邏輯代數(shù)是分析和設(shè)計(jì)數(shù)字電路的重要工具。利用邏輯代數(shù)，可以把實(shí)際邏輯問(wèn)題抽象為邏輯函數(shù)來(lái)描述，并且可以用邏輯運(yùn)算的方法，解決邏輯電路的分析和設(shè)計(jì)問(wèn)題。 與、或、非是3種基本邏輯關(guān)系，也是3種基本邏輯運(yùn)算。與非、或非、與或非、異或則是由與、或、非3種基本邏輯運(yùn)算復(fù)合而成的4種常用邏輯運(yùn)算。 邏輯代數(shù)的公式和定理是推演、變換及化簡(jiǎn)邏輯函數(shù)的依據(jù),1.4 邏輯函數(shù)的化簡(jiǎn),1.4

21、.1 邏輯函數(shù)的最簡(jiǎn)表達(dá)式,1.4.2 邏輯函數(shù)的公式化簡(jiǎn)法,1.4.3 邏輯函數(shù)的圖形化簡(jiǎn)法,1.4.4 含隨意項(xiàng)的邏輯函數(shù)的化簡(jiǎn),退出,邏輯函數(shù)化簡(jiǎn)的意義：邏輯表達(dá)式越簡(jiǎn)單，實(shí)現(xiàn)它的電路越簡(jiǎn)單，電路工作越穩(wěn)定可靠,1.4.1 邏輯函數(shù)的最簡(jiǎn)表達(dá)式,1、最簡(jiǎn)與或表達(dá)式,乘積項(xiàng)最少、并且每個(gè)乘積項(xiàng)中的變量也最少的與或表達(dá)式,最簡(jiǎn)與或表達(dá)式,2、最簡(jiǎn)與非-與非表達(dá)式,非號(hào)最少、并且每個(gè)非號(hào)下面乘積項(xiàng)中的變量也最少的與非-與非表達(dá)式,在最簡(jiǎn)與或表達(dá)式的基礎(chǔ)上兩次取反,用摩根定律去掉下面的非號(hào),3、最簡(jiǎn)或與表達(dá)式,括號(hào)最少、并且每個(gè)括號(hào)內(nèi)相加的變量也最少的或與表達(dá)式,求出反函數(shù)的最簡(jiǎn)與或表達(dá)式,利用

22、反演規(guī)則寫出函數(shù)的最簡(jiǎn)或與表達(dá)式,4、最簡(jiǎn)或非-或非表達(dá)式,非號(hào)最少、并且每個(gè)非號(hào)下面相加的變量也最少的或非-或非表達(dá)式,求最簡(jiǎn)或非-或非表達(dá)式,兩次取反,最簡(jiǎn)與或非表達(dá)式,非號(hào)下面相加的乘積項(xiàng)最少、并且每個(gè)乘積項(xiàng)中相乘的變量也最少的與或非表達(dá)式,求最簡(jiǎn)或非-或非表達(dá)式,用摩根定律去掉下面的非號(hào),用摩根定律去掉大非號(hào)下面的非號(hào),1.4.2 邏輯函數(shù)的公式化簡(jiǎn)法,1、并項(xiàng)法,邏輯函數(shù)的公式化簡(jiǎn)法就是運(yùn)用邏輯代數(shù)的基本公式、定理和規(guī)則來(lái)化簡(jiǎn)邏輯函數(shù),若兩個(gè)乘積項(xiàng)中分別包含同一個(gè)因子的原變量和反變量，而其他因子都相同時(shí)，則這兩項(xiàng)可以合并成一項(xiàng)，并消去互為反變量的因子,運(yùn)用摩根定律,運(yùn)用分配律,運(yùn)用分

23、配律,2、吸收法,如果乘積項(xiàng)是另外一個(gè)乘積項(xiàng)的因子，則這另外一個(gè)乘積項(xiàng)是多余的,運(yùn)用摩根定律,利用公式，消去多余的項(xiàng),如果一個(gè)乘積項(xiàng)的反是另一個(gè)乘積項(xiàng)的因子，則這個(gè)因子是多余的,配項(xiàng)法,利用公式，為某項(xiàng)配上其所能合并的項(xiàng),消去冗余項(xiàng)法,例：化簡(jiǎn)函數(shù),解：先求出Y的對(duì)偶函數(shù)Y，并對(duì)其進(jìn)行化簡(jiǎn),求Y的對(duì)偶函數(shù)，便得的最簡(jiǎn)或與表達(dá)式,1.4.3 邏輯函數(shù)的圖形化簡(jiǎn)法,1、卡諾圖的構(gòu)成,邏輯函數(shù)的圖形化簡(jiǎn)法是將邏輯函數(shù)用卡諾圖來(lái)表示，利用卡諾圖來(lái)化簡(jiǎn)邏輯函數(shù),將邏輯函數(shù)真值表中的最小項(xiàng)重新排列成矩陣形式，并且使矩陣的橫方向和縱方向的邏輯變量的取值按照格雷碼的順序排列，這樣構(gòu)成的圖形就是卡諾圖,卡諾圖的

24、特點(diǎn)是任意兩個(gè)相鄰的最小項(xiàng)在圖中也是相鄰的。（相鄰項(xiàng)是指兩個(gè)最小項(xiàng)只有一個(gè)因子互為反變量，其余因子均相同，又稱為邏輯相鄰項(xiàng)）,每個(gè)2變量的最小項(xiàng)有兩個(gè)最小項(xiàng)與它相鄰,每個(gè)3變量的最小項(xiàng)有3個(gè)最小項(xiàng)與它相鄰,每個(gè)4變量的最小項(xiàng)有4個(gè)最小項(xiàng)與它相鄰,最左列的最小項(xiàng)與最右列的相應(yīng)最小項(xiàng)也是相鄰的,最上面一行的最小項(xiàng)與最下面一行的相應(yīng)最小項(xiàng)也是相鄰的,兩個(gè)相鄰最小項(xiàng)可以合并消去一個(gè)變量,邏輯函數(shù)化簡(jiǎn)的實(shí)質(zhì)就是相鄰最小項(xiàng)的合并,2、邏輯函數(shù)在卡諾圖中的表示,1）邏輯函數(shù)是以真值表或者以最小項(xiàng)表達(dá)式給出：在卡諾圖上那些與給定邏輯函數(shù)的最小項(xiàng)相對(duì)應(yīng)的方格內(nèi)填入1，其余的方格內(nèi)填入0,m1,m3,m4,m6,

25、m7,m11,m14,m15,2）邏輯函數(shù)以一般的邏輯表達(dá)式給出：先將函數(shù)變換為與或表達(dá)式（不必變換為最小項(xiàng)之和的形式），然后在卡諾圖上與每一個(gè)乘積項(xiàng)所包含的那些最小項(xiàng)（該乘積項(xiàng)就是這些最小項(xiàng)的公因子）相對(duì)應(yīng)的方格內(nèi)填入1，其余的方格內(nèi)填入0,變換為與或表達(dá)式,3、卡諾圖的性質(zhì),1）任何兩個(gè)（21個(gè)）標(biāo)1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去一個(gè)變量（消去互為反變量的因子，保留公因子,2）任何4個(gè)（22個(gè)）標(biāo)1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去2個(gè)變量,3）任何8個(gè)（23個(gè)）標(biāo)1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去3個(gè)變量,小結(jié)：相鄰最小項(xiàng)的數(shù)目必須為個(gè)才能合并為一項(xiàng)，并消去個(gè)變量。包含的最小

26、項(xiàng)數(shù)目越多，即由這些最小項(xiàng)所形成的圈越大，消去的變量也就越多，從而所得到的邏輯表達(dá)式就越簡(jiǎn)單。這就是利用卡諾圖化簡(jiǎn)邏輯函數(shù)的基本原理,4、圖形法化簡(jiǎn)的基本步驟,邏輯表達(dá)式或真值表,卡諾圖,1,1,合并最小項(xiàng),圈越大越好，但每個(gè)圈中標(biāo)的方格數(shù)目必須為個(gè)。同一個(gè)方格可同時(shí)畫在幾個(gè)圈內(nèi)，但每個(gè)圈都要有新的方格，否則它就是多余的。不能漏掉任何一個(gè)標(biāo)的方格,最簡(jiǎn)與或表達(dá)式,冗余項(xiàng),2,2,3,3,將代表每個(gè)圈的乘積項(xiàng)相加,兩點(diǎn)說(shuō)明,在有些情況下，最小項(xiàng)的圈法不只一種，得到的各個(gè)乘積項(xiàng)組成的與或表達(dá)式各不相同，哪個(gè)是最簡(jiǎn)的，要經(jīng)過(guò)比較、檢查才能確定,不是最簡(jiǎn),最簡(jiǎn),在有些情況下，不同圈法得到的與或表達(dá)式都

27、是最簡(jiǎn)形式。即一個(gè)函數(shù)的最簡(jiǎn)與或表達(dá)式不是唯一的,1.4.4 含隨意項(xiàng)的邏輯函數(shù)的化簡(jiǎn),隨意項(xiàng)：函數(shù)可以隨意取值（可以為0，也可以為1）或不會(huì)出現(xiàn)的變量取值所對(duì)應(yīng)的最小項(xiàng)稱為隨意項(xiàng)，也叫做約束項(xiàng)或無(wú)關(guān)項(xiàng),1、含隨意項(xiàng)的邏輯函數(shù),例如：判斷一位十進(jìn)制數(shù)是否為偶數(shù),輸入變量A，B，C，D取值為00001001時(shí)，邏輯函數(shù)Y有確定的值，根據(jù)題意，偶數(shù)時(shí)為1，奇數(shù)時(shí)為0,A，B，C，D取值為1010 1111的情況不會(huì)出現(xiàn)或不允許出現(xiàn)，對(duì)應(yīng)的最小項(xiàng)屬于隨意項(xiàng)。用符號(hào)“”、“”或“d”表示,隨意項(xiàng)之和構(gòu)成的邏輯表達(dá)式叫做 隨意條件或約束條件，用一個(gè)值恒為 0 的條件等式表示,含有隨意條件的邏輯函數(shù)可以表

28、示成如下形式,2、含隨意項(xiàng)的邏輯函數(shù)的化簡(jiǎn),在邏輯函數(shù)的化簡(jiǎn)中，充分利用隨意項(xiàng)可以得到更加簡(jiǎn)單的邏輯表達(dá)式，因而其相應(yīng)的邏輯電路也更簡(jiǎn)單。在化簡(jiǎn)過(guò)程中，隨意項(xiàng)的取值可視具體情況取0或取1。具體地講，如果隨意項(xiàng)對(duì)化簡(jiǎn)有利，則取1；如果隨意項(xiàng)對(duì)化簡(jiǎn)不利，則取0,不利用隨意項(xiàng)的化簡(jiǎn)結(jié)果為,利用隨意項(xiàng)的化簡(jiǎn)結(jié)果為,3、變量互相排斥的邏輯函數(shù)的化簡(jiǎn),在一組變量中，如果只要有一個(gè)變量取值為1，則其它變量的值就一定為0，具有這種制約關(guān)系的變量叫做互相排斥的變量。變量互相排斥的邏輯函數(shù)也是一種含有隨意項(xiàng)的邏輯函數(shù),簡(jiǎn)化真值表,本節(jié)小結(jié),邏輯函數(shù)的化簡(jiǎn)有公式法和圖形法等。公式法是利用邏輯代數(shù)的公式、定理和規(guī)則來(lái)

29、對(duì)邏輯函數(shù)化簡(jiǎn)，這種方法適用于各種復(fù)雜的邏輯函數(shù)，但需要熟練地運(yùn)用公式和定理，且具有一定的運(yùn)算技巧。圖形法就是利用函數(shù)的卡諾圖來(lái)對(duì)邏輯函數(shù)化簡(jiǎn)，這種方法簡(jiǎn)單直觀，容易掌握，但變量太多時(shí)卡諾圖太復(fù)雜，圖形法已不適用。在對(duì)邏輯函數(shù)化簡(jiǎn)時(shí)，充分利用隨意項(xiàng)可以得到十分簡(jiǎn)單的結(jié)果,1.5 邏輯函數(shù)的表示方法及其相互轉(zhuǎn)換,1.5.1 邏輯函數(shù)的表示方法,1.5.2 邏輯函數(shù)表示方法之間的轉(zhuǎn)換,退出,1.5.1 邏輯函數(shù)的表示方法,1、真值表,真值表：是由變量的所有可能取值組合及其對(duì)應(yīng)的函數(shù)值所構(gòu)成的表格,真值表列寫方法：每一個(gè)變量均有0、1兩種取值，n個(gè)變量共有2i種不同的取值，將這2i種不同的取值按順序

30、（一般按二進(jìn)制遞增規(guī)律）排列起來(lái)，同時(shí)在相應(yīng)位置上填入函數(shù)的值，便可得到邏輯函數(shù)的真值表,例如：當(dāng)A=B=1、或則B=C=1時(shí)，函數(shù)Y=1；否則Y=0,2、邏輯表達(dá)式,邏輯表達(dá)式：是由邏輯變量和與、或、非3種運(yùn)算符連接起來(lái)所構(gòu)成的式子,函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式的列寫方法：將函數(shù)的真值表中那些使函數(shù)值為1的最小項(xiàng)相加，便得到函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式,3、卡諾圖,卡諾圖：是由表示變量的所有可能取值組合的小方格所構(gòu)成的圖形,邏輯函數(shù)卡諾圖的填寫方法：在那些使函數(shù)值為1的變量取值組合所對(duì)應(yīng)的小方格內(nèi)填入1，其余的方格內(nèi)填入0，便得到該函數(shù)的卡諾圖,4、邏輯圖,邏輯圖：是由表示邏輯運(yùn)算的邏輯符號(hào)所構(gòu)成的圖形,波

31、形圖,波形圖：是由輸入變量的所有可能取值組合的高、低電平及其對(duì)應(yīng)的輸出函數(shù)值的高、低電平所構(gòu)成的圖形,1.5.2 邏輯函數(shù)表示方法之間的轉(zhuǎn)換,1、由真值表到邏輯圖的轉(zhuǎn)換,真值表,邏輯表達(dá)式或卡諾圖,1,1,最簡(jiǎn)與或表達(dá)式,化簡(jiǎn),2,或,2,畫邏輯圖,3,最簡(jiǎn)與或表達(dá)式,B,A,A,C,AC,Y,B,A,A,C,Y,若用與非門實(shí)現(xiàn)，將最簡(jiǎn)與或表達(dá)式變換乘最簡(jiǎn)與非-與非表達(dá)式,3,2、由邏輯圖到真值表的轉(zhuǎn)換,邏輯圖,邏輯表達(dá)式,1,1,最簡(jiǎn)與或表達(dá)式,化簡(jiǎn),2,2,從輸入到輸出逐級(jí)寫出,最簡(jiǎn)與或表達(dá)式,3,真值表,3,本節(jié)小結(jié),邏輯函數(shù)可用真值表、邏輯表達(dá)式、卡諾圖、邏輯圖和波形圖5種方式表示，它

32、們各具特點(diǎn)，但本質(zhì)相通，可以互相轉(zhuǎn)換。 對(duì)于一個(gè)具體的邏輯函數(shù)，究竟采用哪種表示方式應(yīng)視實(shí)際需要而定。 在使用時(shí)應(yīng)充分利用每一種表示方式的優(yōu)點(diǎn)。由于由真值表到邏輯圖和由邏輯圖到真值表的轉(zhuǎn)換，直接涉及到數(shù)字電路的分析和設(shè)計(jì)問(wèn)題，因此顯得更為重要,1.6 門電路,1.6.1 半導(dǎo)體器件的開關(guān)特性,1.6.2 分立元件門電路,1.6.3 TTL集成門電路,1.6.4 CMOS集成門電路,退出,獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài),邏輯0和1： 電子電路中用高、低電平來(lái)表示,1.6.1 半導(dǎo)體器件的開關(guān)特性,1、二極管的開關(guān)特性,邏輯門電路：用以實(shí)現(xiàn)基本和常

33、用邏輯運(yùn)算的電子電路。簡(jiǎn)稱門電路,基本和常用門電路有與門、或門、非門（反相器）、與非門、或非門、與或非門和異或門等,二極管符號(hào),正極,負(fù)極,uD,uo,uo,ui0V時(shí)，二極管截止，如同開關(guān)斷開，uo0V,ui5V時(shí)，二極管導(dǎo)通，如同0.7V的電壓源，uo4.3V,二極管的反向恢復(fù)時(shí)間限制了二極管的開關(guān)速度,Ui0.5V時(shí)，二極管截止，iD=0,Ui0.5V時(shí)，二極管導(dǎo)通,2、三極管的開關(guān)特性,截止?fàn)顟B(tài),飽和狀態(tài),iBIBS,ui=UIL0.5V,uo=+VCC,ui=UIH,uo=0.3V,飽和區(qū),截止區(qū),放,大,區(qū),ui=0.3V時(shí)，因?yàn)閡BE0.5V，iB=0，三極管工作在截止?fàn)顟B(tài)，ic

34、=0。因?yàn)閕c=0，所以輸出電壓,ui=1V時(shí)，三極管導(dǎo)通，基極電流,因?yàn)?iBIBS，三極管工作在放大狀態(tài)。iC=iB=500.03=1.5mA，輸出電壓,三極管臨界飽和時(shí)的基極電流,uo=uCE=UCC-iCRc=5-1.51=3.5V,uo=VCC=5V,ui3V時(shí)，三極管導(dǎo)通，基極電流,而,因?yàn)閕BIBS，三極管工作在飽和狀態(tài)。輸出電壓,uoUCES0.3V,3、場(chǎng)效應(yīng)管的開關(guān)特性,工作原理電路,轉(zhuǎn)移特性曲線,輸出特性曲線,截止?fàn)顟B(tài),uiUT,uo=+VDD,導(dǎo)通狀態(tài),uiUT,uo0,1.6.2 分立元件門電路,1、二極管與門,Y=AB,2、二極管或門,Y=A+B,3、三極管非門,u

35、A0V時(shí)，三極管截止，iB0，iC0，輸出電壓uYVCC5V,uA5V時(shí)，三極管導(dǎo)通。基極電流為,iBIBS，三極管工作在飽和狀態(tài)。輸出電壓uYUCES0.3V,三極管臨界飽和時(shí)的基極電流為,當(dāng)uA0V時(shí)，由于uGSuA0V，小于開啟電壓UT，所以MOS管截止。輸出電壓為uYVDD10V,當(dāng)uA10V時(shí)，由于uGSuA10V，大于開啟電壓UT，所以MOS管導(dǎo)通，且工作在可變電阻區(qū)，導(dǎo)通電阻很小，只有幾百歐姆。輸出電壓為uY0V,1.6.3 TTL集成門電路,1、TTL與非門,輸入信號(hào)不全為1：如uA=0.3V， uB=3.6V,1V,則uB1=0.3+0.7=1V，T2、T5截止，T3、T4導(dǎo)

36、通,忽略iB3，輸出端的電位為,輸出Y為高電平,uY50.70.73.6V,輸入信號(hào)全為1：如uA=uB=3.6V,2.1V,則uB1=2.1V，T2、T5導(dǎo)通，T3、T4截止,輸出端的電位為,uY=UCES0.3V,輸出Y為低電平,功能表,真值表,邏輯表達(dá)式,輸入有低，輸出為高；輸入全高，輸出為低,74LS00內(nèi)含4個(gè)2輸入與非門，74LS20內(nèi)含2個(gè)4輸入與非門,2、TTL非門、或非門、與或非門、與門、或門及異或門,A=0時(shí)，T2、T5截止，T3、T4導(dǎo)通，Y=1,A=1時(shí)，T2、T5導(dǎo)通，T3、T4截止，Y=0,TTL非門,A、B中只要有一個(gè)為1，即高電平，如A1，則iB1就會(huì)經(jīng)過(guò)T1集

37、電結(jié)流入T2基極，使T2、T5飽和導(dǎo)通，輸出為低電平，即Y0,AB0時(shí)，iB1、iB1均分別流入T1、T1發(fā)射極，使T2、T2、T5均截止，T3、T4導(dǎo)通，輸出為高電平，即Y1,TTL或非門,A和B都為高電平（T2導(dǎo)通）、或C和D都為高電平（T2導(dǎo)通）時(shí)，T5飽和導(dǎo)通、T4截止，輸出Y=0,A和B不全為高電平、并且C和D也不全為高電平（T2和T2同時(shí)截止）時(shí)，T5截止、T4飽和導(dǎo)通，輸出Y=1,TTL與或非門,與門,或門,異或門,3、OC門及TSL門,問(wèn)題的提出,為解決一般TTL與非門不能線與而設(shè)計(jì)的,A、B不全為1時(shí)，uB1=1V，T2、T3截止，Y=1,接入外接電阻R后,A、B全為1時(shí)，u

38、B1=2.1V，T2、T3飽和導(dǎo)通，Y=0,外接電阻R的取值范圍為,OC門,TSL門,E0時(shí)，二極管D導(dǎo)通，T1基極和T2基極均被鉗制在低電平，因而T2T5均截止，輸出端開路，電路處于高阻狀態(tài),結(jié)論：電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài),TSL門的應(yīng)用,構(gòu)成數(shù)據(jù)總線：讓各門的控制端輪流處于低電平，即任何時(shí)刻只讓一個(gè)TSL門處于工作狀態(tài)，而其余TSL門均處于高阻狀態(tài)，這樣總線就會(huì)輪流接受各TSL門的輸出,4、TTL系列集成電路及主要參數(shù),TTL系列集成電路,74：標(biāo)準(zhǔn)系列，前面介紹的TTL門電路都屬于74系列，其典型電路與非門的平均傳輸時(shí)間tpd10ns，平均功耗P10mW,74H：高速系

39、列，是在74系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時(shí)間tpd6ns，平均功耗P22mW,74S：肖特基系列，是在74H系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時(shí)間tpd3ns，平均功耗P19mW,74LS：低功耗肖特基系列，是在74S系列基礎(chǔ)上改進(jìn)得到的，其典型電路與非門的平均傳輸時(shí)間tpd9ns，平均功耗P2mW。74LS系列產(chǎn)品具有最佳的綜合性能，是TTL集成電路的主流，是應(yīng)用最廣的系列,TTL與非門主要參數(shù),1）輸出高電平UOH：TTL與非門的一個(gè)或幾個(gè)輸入為低電平時(shí)的輸出電平。產(chǎn)品規(guī)范值UOH2.4V，標(biāo)準(zhǔn)高電平USH2.4V。 （2）高電平輸出電流IOH：輸出為高電

40、平時(shí)，提供給外接負(fù)載的最大輸出電流，超過(guò)此值會(huì)使輸出高電平下降。IOH表示電路的拉電流負(fù)載能力。 （3）輸出低電平UOL：TTL與非門的輸入全為高電平時(shí)的輸出電平。產(chǎn)品規(guī)范值UOL0.4V，標(biāo)準(zhǔn)低電平USL0.4V。 （4）低電平輸出電流IOL：輸出為低電平時(shí)，外接負(fù)載的最大輸出電流，超過(guò)此值會(huì)使輸出低電平上升。IOL表示電路的灌電流負(fù)載能力。 （5）扇出系數(shù)NO：指一個(gè)門電路能帶同類門的最大數(shù)目，它表示門電路的帶負(fù)載能力。一般TTL門電路NO8，功率驅(qū)動(dòng)門的NO可達(dá)25。 （6）最大工作頻率fmax：超過(guò)此頻率電路就不能正常工作,7）輸入開門電平UON：是在額定負(fù)載下使與非門的輸出電平達(dá)到標(biāo)

41、準(zhǔn)低電平USL的輸入電平。它表示使與非門開通的最小輸入電平。一般TTL門電路的UON1.8V。 （8）輸入關(guān)門電平UOFF：使與非門的輸出電平達(dá)到標(biāo)準(zhǔn)高電平USH的輸入電平。它表示使與非門關(guān)斷所需的最大輸入電平。一般TTL門電路的UOFF0.8V。 （9）高電平輸入電流IIH：輸入為高電平時(shí)的輸入電流，也即當(dāng)前級(jí)輸出為高電平時(shí)，本級(jí)輸入電路造成的前級(jí)拉電流。 （10）低電平輸入電流IIL：輸入為低電平時(shí)的輸出電流，也即當(dāng)前級(jí)輸出為低電平時(shí)，本級(jí)輸入電路造成的前級(jí)灌電流。 （11）平均傳輸時(shí)間tpd：信號(hào)通過(guò)與非門時(shí)所需的平均延遲時(shí)間。在工作頻率較高的數(shù)字電路中，信號(hào)經(jīng)過(guò)多級(jí)傳輸后造成的時(shí)間延遲

42、，會(huì)影響電路的邏輯功能。 （12）空載功耗：與非門空載時(shí)電源總電流ICC與電源電壓VCC的乘積,1.6.3 CMOS集成門電路,1、CMOS非門,1）uA0V時(shí)，TN截止，TP導(dǎo)通。輸出電壓uYVDD10V。 （2）uA10V時(shí)，TN導(dǎo)通，TP截止。輸出電壓uY0V,2、CMOS與非門、或非門、與門、或門、與或非門和異或門,CMOS與非門,A、B當(dāng)中有一個(gè)或全為低電平時(shí)，TN1、TN2中有一個(gè)或全部截止，TP1、TP2中有一個(gè)或全部導(dǎo)通，輸出Y為高電平,只有當(dāng)輸入A、B全為高電平時(shí)，TN1和TN2才會(huì)都導(dǎo)通，TP1和TP2才會(huì)都截止，輸出Y才會(huì)為低電平,CMOS或非門,只要輸入A、B當(dāng)中有一個(gè)

43、或全為高電平，TP1、TP2中有一個(gè)或全部截止，TN1、TN2中有一個(gè)或全部導(dǎo)通，輸出Y為低電平,只有當(dāng)A、B全為低電平時(shí)，TP1和TP2才會(huì)都導(dǎo)通，TN1和TN2才會(huì)都截止，輸出Y才會(huì)為高電平,與門,或門,CMOS與或非門,CMOS異或門,3、CMOS OD門、TSL門及傳輸門,CMOS OD門,CMOS TSL門,CMOS 傳輸門,C0、 ，即C端為低電平（0V）、 端為高電平（VDD）時(shí)， TN和TP都不具備開啟條件而截止，輸入和輸出之間相當(dāng)于開關(guān)斷開一樣。 C1、 ，即C端為高電平（VDD）、 端為低電平（0V）時(shí)，TN和TP都具備了導(dǎo)通條件，輸入和輸出之間相當(dāng)于開關(guān)接通一樣，uoui

44、,4、CMOS數(shù)字電路的特點(diǎn)及使用時(shí)的注意事項(xiàng),1）CMOS電路的工作速度比TTL電路的低。 （2）CMOS帶負(fù)載的能力比TTL電路強(qiáng)。 （3）CMOS電路的電源電壓允許范圍較大，約在318V，抗干擾能力比TTL電路強(qiáng)。 （4）CMOS電路的功耗比TTL電路小得多。門電路的功耗只有幾個(gè)W，中規(guī)模集成電路的功耗也不會(huì)超過(guò)100W。 （5）CMOS集成電路的集成度比TTL電路高。 （6）CMOS電路適合于特殊環(huán)境下工作。 （7）CMOS電路容易受靜電感應(yīng)而擊穿，在使用和存放時(shí)應(yīng)注意靜電屏蔽，焊接時(shí)電烙鐵應(yīng)接地良好，尤其是CMOS電路多余不用的輸入端不能懸空，應(yīng)根據(jù)需要接地或接高電平,CMOS數(shù)字電

45、路的特點(diǎn),使用集成電路時(shí)的注意事項(xiàng),1）對(duì)于各種集成電路，使用時(shí)一定要在推薦的工作條件范圍內(nèi)，否則將導(dǎo)致性能下降或損壞器件,2）數(shù)字集成電路中多余的輸入端在不改變邏輯關(guān)系的前提下可以并聯(lián)起來(lái)使用，也可根據(jù)邏輯關(guān)系的要求接地或接高電平。TTL電路多余的輸入端懸空表示輸入為高電平；但CMOS電路，多余的輸入端不允許懸空，否則電路將不能正常工作,3）TTL電路和CMOS電路之間一般不能直接連接，而需利用接口電路進(jìn)行電平轉(zhuǎn)換或電流變換才可進(jìn)行連接，使前級(jí)器件的輸出電平及電流滿足后級(jí)器件對(duì)輸入電平及電流的要求，并不得對(duì)器件造成損害,利用半導(dǎo)體器件的開關(guān)特性，可以構(gòu)成與門、或門、非門、與非門、或非門、與或

46、非門、異或門等各種邏輯門電路，也可以構(gòu)成在電路結(jié)構(gòu)和特性兩方面都別具特色的三態(tài)門、OC門、OD門和傳輸門。 隨著集成電路技術(shù)的飛速發(fā)展，分立元件的數(shù)字電路已被集成電路所取代。 TTL電路的優(yōu)點(diǎn)是開關(guān)速度較高，抗干擾能力較強(qiáng)，帶負(fù)載的能力也比較強(qiáng)，缺點(diǎn)是功耗較大。 CMOS電路具有制造工藝簡(jiǎn)單、功耗小、輸入阻抗高、集成度高、電源電壓范圍寬等優(yōu)點(diǎn)，其主要缺點(diǎn)是工作速度稍低，但隨著集成工藝的不斷改進(jìn)，CMOS電路的工作速度已有了大幅度的提高,本節(jié)小結(jié),第11章 組合邏輯電路,學(xué)習(xí)要點(diǎn)： 組合電路的分析方法和設(shè)計(jì)方法 利用數(shù)據(jù)選擇器和可編程邏輯器件進(jìn)行邏輯設(shè)計(jì)的方法 加法器、編碼器、譯碼器等中規(guī)模集成

47、電路的邏輯功能和使用方法,第章 組合邏輯電路,2.1 組合邏輯電路的分析與設(shè)計(jì)方法,2.2 加法器,2.3 數(shù)值比較器,2.4 編碼器,2.5 譯碼器,2.6 數(shù)據(jù)選擇器,2.7 數(shù)據(jù)分配器,2.8 只讀存儲(chǔ)器(ROM,2.9 可編程邏輯器件(PLD,退出,1 組合邏輯電路的分析與設(shè)計(jì)方法,2.1.1 組合邏輯電路的分析方法,2.1.2 組合邏輯電路的設(shè)計(jì)方法,2.1.3 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn),退出,組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無(wú)關(guān)；電路結(jié)構(gòu)中無(wú)反饋環(huán)路（無(wú)記憶,2.1.1 組合邏輯電路的分析方法,邏輯圖,邏輯表達(dá)式,1,1,最簡(jiǎn)與或表達(dá)式,化簡(jiǎn),2,2,從輸入到輸出逐級(jí)寫出

48、,最簡(jiǎn)與或表達(dá)式,3,真值表,3,4,電路的邏輯功能,當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過(guò),4,邏輯圖,邏輯表達(dá)式,例,最簡(jiǎn)與或表達(dá)式,真值表,用與非門實(shí)現(xiàn),電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無(wú)關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系,電路的邏輯功能,真值表,電路功能描述,2.1.2 組合邏輯電路的設(shè)計(jì)方法,例：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來(lái)控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈

49、，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈,設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表,1,窮舉法,1,2,邏輯表達(dá)式或卡諾圖,最簡(jiǎn)與或表達(dá)式,化簡(jiǎn),3,2,已為最簡(jiǎn)與或表達(dá)式,4,邏輯變換,5,邏輯電路圖,用與非門實(shí)現(xiàn),用異或門實(shí)現(xiàn),真值表,電路功能描述,例：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來(lái)確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的

50、燈才亮,設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表,1,窮舉法,1,2,2,邏輯表達(dá)式,3,卡諾圖,最簡(jiǎn)與或表達(dá)式,化簡(jiǎn),4,5,邏輯變換,6,邏輯電路圖,3,化簡(jiǎn),4,1,1,1,Y,AB,AC,5,6,2.1.3 組合電路中的競(jìng)爭(zhēng)冒險(xiǎn),1、產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因,在組合電路中，當(dāng)輸入信號(hào)的狀態(tài)改變時(shí)，輸出端可能會(huì)出現(xiàn)不正常的干擾信號(hào)，使電路產(chǎn)生錯(cuò)誤的輸出，這種現(xiàn)象稱為競(jìng)爭(zhēng)冒險(xiǎn),產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因：主要是門電路的延遲時(shí)間產(chǎn)生的,干擾信號(hào),2、消除競(jìng)爭(zhēng)冒險(xiǎn)的方法,有圈相切，則有競(jìng)爭(zhēng)冒險(xiǎn),增加冗余項(xiàng)， 消除競(jìng)爭(zhēng)冒險(xiǎn),本節(jié)小結(jié),組合電路的特點(diǎn)：在任何時(shí)刻的輸出只

51、取決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來(lái)所處的狀態(tài)無(wú)關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。 組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等5種方法來(lái)描述，它們?cè)诒举|(zhì)上是相通的，可以互相轉(zhuǎn)換。 組合電路的設(shè)計(jì)步驟：邏輯圖寫出邏輯表達(dá)式邏輯表達(dá)式化簡(jiǎn)列出真值表邏輯功能描述。 組合電路的設(shè)計(jì)步驟：列出真值表寫出邏輯表達(dá)式或畫出卡諾圖邏輯表達(dá)式化簡(jiǎn)和變換畫出邏輯圖。 在許多情況下，如果用中、大規(guī)模集成電路來(lái)實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果,2 加法器,2.2.1 半加器和全加器,2.2.2 加法器,2.2.3 加法器的應(yīng)用,退出,1、半加器,2.2.1 半加器和全加器,能對(duì)兩個(gè)1

52、位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器,加數(shù),本位的和,向高位的進(jìn)位,1、全加器,能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器,Ai、Bi：加數(shù)， Ci-1：低位來(lái)的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位,全加器的邏輯圖和邏輯符號(hào),用與門和或門實(shí)現(xiàn),用與或非門實(shí)現(xiàn),再取反，得,實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器,1、串行進(jìn)位加法器,2.2.2 加法器,構(gòu)成：把n位全加器串聯(lián)起來(lái)，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入,特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高,2、并行進(jìn)位加法器（超前進(jìn)位

53、加法器,進(jìn)位生成項(xiàng),進(jìn)位傳遞條件,進(jìn)位表達(dá)式,和表達(dá)式,4位超前進(jìn)位加法器遞推公式,超前進(jìn)位發(fā)生器,加法器的級(jí)連,集成二進(jìn)制4位超前進(jìn)位加法器,2.2.2 加法器的應(yīng)用,1、8421 BCD碼轉(zhuǎn)換為余3碼,BCD碼+0011=余3碼,2、二進(jìn)制并行加法/減法器,3、二-十進(jìn)制加法器,修正條件,本節(jié)小結(jié),能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。 能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。 實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加

54、法器電路簡(jiǎn)單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。 加法器除用來(lái)實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來(lái)設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等,3 數(shù)值比較器,2.3.1 1位數(shù)值比較器,2.3.2 4位數(shù)值比較器,2.3.3 數(shù)值比較器的位數(shù)擴(kuò)展,退出,用來(lái)完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡(jiǎn)稱比較器,2.3.1 1位數(shù)值比較器,設(shè)AB時(shí)L11；AB時(shí)L21；AB時(shí)L31。得1位數(shù)值比較器的真值表,邏輯表達(dá)式,邏輯圖,2.3.2 4位數(shù)值比較器,真值表中的輸入變量包括A3與B3、A2與B2、A1與B1 、A0與B0和A與B的比較結(jié)果，AB、AB和A=B。A與B是

55、另外兩個(gè)低位數(shù)，設(shè)置低位數(shù)比較結(jié)果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個(gè)輸出信號(hào)L1(AB)、L2(AB)、和L3(AB)分別表示本級(jí)的比較結(jié)果,邏輯圖,2.3.3 比較器的級(jí)聯(lián),集成數(shù)值比較器,串聯(lián)擴(kuò)展,TTL電路：最低4位的級(jí)聯(lián)輸入端AB、 AB和A=B 必須預(yù)先分別預(yù)置為0、0、1,CMOS電路：各級(jí)的級(jí)聯(lián)輸入端AB必須預(yù)先預(yù)置為0 ，最低4位的級(jí)聯(lián)輸入端AB和A=B 必須預(yù)先預(yù)置為0、1,并聯(lián)擴(kuò)展,本節(jié)小結(jié),在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對(duì)兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來(lái)完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為

56、數(shù)值比較器，簡(jiǎn)稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。 利用集成數(shù)值比較器的級(jí)聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。擴(kuò)展時(shí)需注意TTL電路與CMOS電路在連接方式上的區(qū)別,4 編碼器,2.4.1 二進(jìn)制編碼器,2.4.2 二-十進(jìn)制編碼器,退出,實(shí)現(xiàn)編碼操作的電路稱為編碼器,2.4.1 二進(jìn)制編碼器,1、3位二進(jìn)制編碼器,輸入8個(gè)互斥的信號(hào)輸出3位二進(jìn)制代碼,真值表,邏輯表達(dá)式,邏輯圖,2、3位二進(jìn)制優(yōu)先編碼器,在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性,設(shè)I7的優(yōu)先級(jí)別最高，I6次

57、之，依此類推，I0最低,真值表,邏輯表達(dá)式,邏輯圖,8線-3線優(yōu)先編碼器,如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了,2、集成3位二進(jìn)制優(yōu)先編碼器,集成3位二進(jìn)制優(yōu)先編碼器74LS148,集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表,輸入：邏輯0(低電平）有效,輸出：邏輯0(低電平）有效,集成3位二進(jìn)制優(yōu)先編碼器74LS148的級(jí)聯(lián),16線-4線優(yōu)先編碼器,2.4.2 二-十進(jìn)制編碼器,1、8421 BCD碼編碼器,輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼,真值表,邏輯表達(dá)式,邏輯圖,2、8421 BCD碼優(yōu)先編碼器,真值表,邏輯表達(dá)式,邏輯圖,3、集

58、成10線-4線優(yōu)先編碼器,本節(jié)小結(jié),用二進(jìn)制代碼表示特定對(duì)象的過(guò)程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。 編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案,5 譯碼器,2.5.1 二進(jìn)制譯碼器,2.5.2 二-十進(jìn)制譯碼器,2.5.3 顯示譯碼器,退出,2.5.4 譯碼器的應(yīng)用,把代碼狀態(tài)的特定含義翻譯出來(lái)的過(guò)程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器,2.5.1 二進(jìn)制譯碼器,設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?,二

59、進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器,1、3位二進(jìn)制譯碼器,真值表,輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號(hào),邏輯表達(dá)式,邏輯圖,電路特點(diǎn)：與門組成的陣列,2、集成二進(jìn)制譯碼器74LS138,A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），G1、 、為選通控制端。當(dāng)G11、 時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G10、時(shí)，譯碼器處于禁止?fàn)顟B(tài),真值表,輸入：自然二進(jìn)制碼,輸出：低電平有效,3、74LS138的級(jí)聯(lián),二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用Y9Y0表示

60、。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器,2.5.2 二-十進(jìn)制譯碼器,1、8421 BCD碼譯碼器,把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為二-十進(jìn)制譯碼器,真值表,邏輯表達(dá)式,邏輯圖,將與門換成與非門，則輸出為反變量，即為低電平有效,集成8421 BCD碼譯碼器74LS42,2.5.3 顯示譯碼器,1、數(shù)碼顯示器,用來(lái)驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來(lái)的電路，稱為顯示譯碼器,b=c=f=g=1，a=d=e=0時(shí),c=d=e=f=g=1，a=b=0時(shí),共陰極,2、顯示譯碼器,真值表僅