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18.05.2020,.,1,IGBT的設計與仿真,學生:張斌指導教師:韓雁教授2009.1.14,18.05.2020,.,2,主要內(nèi)容,1.研究內(nèi)容簡介2.設計指標3.研究設計方案4.工藝流程設計5.主要工藝指標6.器件仿真7.主要器件指標仿真結(jié)果8.結(jié)論及說明,18.05.2020,.,3,1.研究內(nèi)容簡介,IGBT的全稱是InsulatedGateBipolarTransistor,即絕緣柵雙極晶體管,它是適應了功率半導體器件的發(fā)展而產(chǎn)生的,是一種新型的電力電子器件。它具有輸入阻抗高,通態(tài)壓降低,速度快,熱穩(wěn)定性好,驅(qū)動電路簡單,安全工作區(qū)寬,電流處理能力強等優(yōu)點。三重擴散晶體管的制作方法是指晶體管的集電區(qū)、基區(qū)、發(fā)射區(qū)皆由擴散方法獲得,便稱為三重擴散。現(xiàn)也指使用高溫長時間擴散工藝獲得結(jié)深很深的PN結(jié)的過程。本課題從IGBT的工作原理出發(fā),研究使用三重擴散技術(shù)進行高壓IGBT生產(chǎn)的可行性,設計工藝流程,借助ISE-TCAD仿真工具進行IGBT器件結(jié)構(gòu)和工藝研究。,18.05.2020,.,4,元胞結(jié)構(gòu),剖面結(jié)構(gòu),18.05.2020,.,5,2.設計指標,表1參數(shù)設計值與測試條件,18.05.2020,.,6,3.研究設計方案,本課題選用ISE-TCADDIOS進行工藝仿真,選擇合適可行的工藝方案,確定正面VDMOS結(jié)構(gòu)的各項工藝參數(shù)。把DIOS工藝仿真的器件結(jié)構(gòu)及邊界文件導入MDRAW,進行網(wǎng)格優(yōu)化及器件背面結(jié)構(gòu)的設計。利用解析摻雜分布來模擬背面的三重擴散結(jié)構(gòu),利用常數(shù)摻雜模擬背面注入,然后形成網(wǎng)格。把MDRAW定義的網(wǎng)格導入DESSIS進行器件電學特性的仿真。提取電學特性曲線來判斷是否達到所需的結(jié)構(gòu)。根據(jù)電學特性曲線,在DIOS和MDRAW中調(diào)整工藝參數(shù)和器件結(jié)構(gòu)參數(shù)直到達到器件結(jié)構(gòu)要求。最后,考慮到器件多項電性指標之間的折衷關(guān)系,對整體仿真進行優(yōu)化,使總體指標達到最優(yōu)化。,18.05.2020,.,7,4.工藝流程設計,18.05.2020,.,8,5.主要工藝指標,18.05.2020,.,9,表2主要工藝步驟與工藝條件列表:,18.05.2020,.,10,6.器件仿真,使用DIOS進行正面VDMOS結(jié)構(gòu)模擬后,把器件結(jié)構(gòu)導入MDRAW。其中三重擴散的摻雜分布使用MDRAW中的解析摻雜Gaussian函數(shù)進行模擬。使用高斯方程:其中擴散長度:,18.05.2020,.,11,根據(jù)北工大陸秀洪碩士論文的結(jié)果:(1)背面三重擴散的殘留層厚度越薄、IGBT的功耗就越??;(2)表面摻雜濃度越低,IGBT的功耗就越??;(3)背擴散層的殘留層厚度對于IGBT的功耗的影響比背擴散層的表面摻雜濃度要大的多。選取背面殘留層厚度為20um,表面濃度1E16。使用高斯方程和擴散長度計算公式算得其擴散長度為:9.76um背面注入使用常數(shù)摻雜模擬其結(jié)深為:0.4um,濃度為1E17。,18.05.2020,.,12,7.主要器件指標仿真結(jié)果,使用DESSIS進行電性仿真后,使用INSPECT查看仿真后的電性曲線。閾值電壓:3.20V,18.05.2020,.,13,正向擊穿電壓:約1450V,18.05.2020,.,14,工作電流計算單個元胞的工作電流約為2.5E-5A要達到工作電流10A,需要40000個元胞的陣列,也即200200,這樣元胞陣列的面積為8mm*8mm。,18.05.2020,.,15,導通電阻計算:由于ISE-TCAD中的DESSIS只能仿真單個元胞,從單個元胞的斜率可以算出,其單個元胞的電阻為40000,則對于整個元胞陣列來說,其導通電阻約為1。,18.05.2020,.,16,8.結(jié)論及說明,從單個元胞的仿真來看
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