EDA考試復(fù)習(xí)題目全集(1).pdf

EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 EDA 技術(shù)與項(xiàng)目訓(xùn)練 選擇題 1 一個(gè)項(xiàng)目的輸入輸出端口是定義在 A A 實(shí)體中 B 結(jié)構(gòu)體中 C 任何位置 D 進(jìn)程體 2 描述項(xiàng)目具有邏輯功能的是 B A 實(shí)體 B 結(jié)構(gòu)體 C 配置 D 進(jìn)程 3 關(guān)鍵字ARCHITECTURE定義的是 A A 結(jié)構(gòu)體 B 進(jìn)程 C 實(shí)體 D 配置 4 MAXPLUSII中編譯VHDL源程序時(shí)要求 C A 文件名和實(shí)體可不同名 B 文件名和實(shí)體名無(wú)關(guān) C 文件名和實(shí)體名要相同 D 不確定 5 1987 標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫(xiě)是 D A 敏感的 B 只能用小寫(xiě) C 只能用大寫(xiě) D 不敏感 6 關(guān)于 1987 標(biāo)準(zhǔn)的VHDL語(yǔ)言中 標(biāo)識(shí)符描述正確的是 A A 必須以英文字母開(kāi)頭 B 可以使用漢字開(kāi)頭 C 可以使用數(shù)字開(kāi)頭 D 任何字符都可以 7 關(guān)于 1987 標(biāo)準(zhǔn)的VHDL語(yǔ)言中 標(biāo)識(shí)符描述正確的是 B A 下劃線可以連用 B 下劃線不能連用 C 不能使用下劃線 D 可以使用任何字符 8 符合 1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A A A 2 B A 2 C 2A D 22 9 符合 1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A A a 2 3 B a 2 C 2 2 a D 2a 10 不符合 1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 C A a 1 in B a in 2 C 2 a D asd 1 11 不符合 1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 D A a2b2 B a1b1 C ad12 D 50 12 VHDL語(yǔ)言中變量定義的位置是 D A 實(shí)體中中任何位置 B 實(shí)體中特定位置 C 結(jié)構(gòu)體中任何位置 D 結(jié)構(gòu)體中特定位置 13 VHDL語(yǔ)言中信號(hào)定義的位置是 D A 實(shí)體中任何位置 B 實(shí)體中特定位置 C 結(jié)構(gòu)體中任何位置 D 結(jié)構(gòu)體中特定位置 14 變量是局部量可以寫(xiě)在 B A 實(shí)體中 B 進(jìn)程中 C 線粒體 D 種子體中 15 變量和信號(hào)的描述正確的是 A A 變量賦值號(hào)是 B 信號(hào)賦值號(hào)是 C 變量賦值號(hào)是 D 二者沒(méi)有區(qū)別 16 變量和信號(hào)的描述正確的是 B A 變量可以帶出進(jìn)程 B 信號(hào)可以帶出進(jìn)程 C 信號(hào)不能帶出進(jìn)程 D 二者沒(méi)有區(qū)別 17 關(guān)于VHDL數(shù)據(jù)類(lèi)型 正確的是 D A 數(shù)據(jù)類(lèi)型不同不能進(jìn)行運(yùn)算 B 數(shù)據(jù)類(lèi)型相同才能進(jìn)行運(yùn)算 C 數(shù)據(jù)類(lèi)型相同或相符就可以運(yùn)算 D 運(yùn)算與數(shù)據(jù)類(lèi)型無(wú)關(guān) 18 下面數(shù)據(jù)中屬于實(shí)數(shù)的是 A A 4 2 B 3 C 1 D 11011 19 下面數(shù)據(jù)中屬于位矢量的是 D A 4 2 B 3 C 1 D 11011 20 關(guān)于 VHDL 數(shù)據(jù)類(lèi)型 正確的是 A 用戶不能定義子類(lèi)型 B 用戶可以定義子類(lèi)型 C 用戶可以定義任何類(lèi)型的數(shù)據(jù) D 前面三個(gè)答案都是錯(cuò)誤的 21 可以不必聲明而直接引用的數(shù)據(jù)類(lèi)型是 C A STD LOGIC B STD LOGIC VECTOR C BIT D 前面三個(gè)答案都是錯(cuò)誤的 第 1 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 22 STD LOGIG 1164 中定義的高阻是字符 D A X B x C z D Z 23 STD LOGIG 1164 中字符H定義的是 A A 弱信號(hào) 1 B 弱信號(hào) 0 C 沒(méi)有這個(gè)定義 D 初始值 24 使用STD LOGIG 1164 使用的數(shù)據(jù)類(lèi)型時(shí) B A 可以直接調(diào)用 B 必須在庫(kù)和包集合中聲明 C 必須在實(shí)體中聲明 D 必須在結(jié)構(gòu)體中聲明 25 關(guān)于轉(zhuǎn)化函數(shù)正確的說(shuō)法是 A 任何數(shù)據(jù)類(lèi)型都可以通過(guò)轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 B 只有特定類(lèi)型的數(shù)據(jù)類(lèi)型可以轉(zhuǎn)化 C 任何數(shù)據(jù)類(lèi)型都不能轉(zhuǎn)化 D 前面說(shuō)法都是錯(cuò)誤的 26 VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是 C A 邏輯運(yùn)算的優(yōu)先級(jí)最高 B 關(guān)系運(yùn)算的優(yōu)先級(jí)最高 C 邏輯運(yùn)算的優(yōu)先級(jí)最低 D 關(guān)系運(yùn)算的優(yōu)先級(jí)最低 27 VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是 A A NOT 的優(yōu)先級(jí)最高 B AND 和 NOT 屬于同一個(gè)優(yōu)先級(jí) C NOT 的優(yōu)先級(jí)最低 D 前面的說(shuō)法都是錯(cuò)誤的 28 VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是 D A 括號(hào)不能改變優(yōu)先級(jí) B 不能使用括號(hào) C 括號(hào)的優(yōu)先級(jí)最低 D 括號(hào)可以改變優(yōu)先級(jí) 29 如果a 1 b 0 則邏輯表達(dá)式 a AND b OR NOT b AND a 的值是 B A 0 B 1 C 2 D 不確定 30 關(guān)于關(guān)系運(yùn)算符的說(shuō)法正確的是 A 不能進(jìn)行關(guān)系運(yùn)算 B 關(guān)系運(yùn)算和數(shù)據(jù)類(lèi)型無(wú)關(guān) C 關(guān)系運(yùn)算數(shù)據(jù)類(lèi)型要相同 D 前面的說(shuō)法都錯(cuò)誤 31 轉(zhuǎn)換函數(shù) TO BITVECTOR A 的功能是 A 將 STDLOGIC VECTOR 轉(zhuǎn)換為 BIT VECTOR B 將 REAL 轉(zhuǎn)換為 BIT VECTOR C 將 TIME 轉(zhuǎn)換為 BIT VECTOR D 前面的說(shuō)法都錯(cuò)誤 32 VHDL 中順序語(yǔ)句放置位置說(shuō)法正確的是 A 可以放在進(jìn)程語(yǔ)句中 B 可以放在子程序中 C 不能放在任意位置 D 前面的說(shuō)法都正確 33 不屬于順序語(yǔ)句的是 B A IF 語(yǔ)句 B LOOP 語(yǔ)句 C PROCESS 語(yǔ)句 D CASE 語(yǔ)句 34 正確給變量X賦值的語(yǔ)句是 B A X A B B X A b C X A B D 前面的都不正確 35 EDA的中文含義是 A A 電子設(shè)計(jì)自動(dòng)化 B 計(jì)算機(jī)輔助計(jì)算 C 計(jì)算機(jī)輔助教學(xué) D 計(jì)算機(jī)輔助制造 36 可編程邏輯器件的英文簡(jiǎn)稱是 A FPGA B PLA C PAL D PLD 37 現(xiàn)場(chǎng)可編程門(mén)陣列的英文簡(jiǎn)稱是 A FPGA B PLA C PAL D PLD 38 基于下面技術(shù)的 PLD 器件中允許編程次數(shù)最多的是 A FLASH B EEROM C SRAM D PROM 39 在 EDA 中 ISP 的中文含義是 A 網(wǎng)絡(luò)供應(yīng)商 B 在系統(tǒng)編程 C 沒(méi)有特定意義 D 使用編程器燒寫(xiě) PLD 芯片 40 在 EDA 中 IP 的中文含義是 A 網(wǎng)絡(luò)供應(yīng)商 B 在系統(tǒng)編程 C 沒(méi)有特定意義 D 知識(shí)產(chǎn)權(quán)核 41 EPF10K20TC144 4 具有多少個(gè)管腳 A A 144 個(gè) B 84 個(gè) C 15 個(gè) D 不確定 42 EPF10K20TC144 X 器件 如果 X 的值越小表示 A 器件的工作頻率越小 B 器件的管腳越少 C 器件的延時(shí)越小 D 器件的功耗越小 第 2 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 43 如果a 1 b 1 則邏輯表達(dá)式 a XOR b OR NOT b AND a 的值是 A A 0 B 1 C 2 D 不確定 44 執(zhí)行下列語(yǔ)句后Q的值等于 B SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 E 1 4 0 OTHERS 1 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00101101 C 11011001 D 00101100 45 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息 Error VHDL syntax error signal declaration must have but found begin instead 其 錯(cuò)誤原因是 A A 信號(hào)聲明缺少分號(hào) B 錯(cuò)將設(shè)計(jì)文件存入了根目錄 并將其設(shè)定成工程 C 設(shè)計(jì)文件的文件名與實(shí)體名不一致 D 程序中缺少關(guān)鍵詞 46 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息 Error VHDL syntax error choice value length must match selector expression value length 其錯(cuò)誤原因是 A A 表達(dá)式寬度不匹配 B 錯(cuò)將設(shè)計(jì)文件存入了根目錄 并將其設(shè)定成工程 C 設(shè)計(jì)文件的文件名與實(shí)體名不一致 D 程序中缺少關(guān)鍵詞 47 MAX PLUSII的設(shè)計(jì)文件不能直接保存在 B A 硬盤(pán) B 根目錄 C 文件夾 D 工程目錄 48 MAXPLUSII是哪個(gè)公司的軟件 A A ALTERA B ATMEL C LATTICE D XILINX 49 MAXPLUSII不支持的輸入方式是 D A 文本輸入 B 原理圖輸入 C 波形輸入 D 矢量輸入 50 MAXPLUSII中原理圖的后綴是 B A DOC B GDF C BMP D JIF 51 在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào) 數(shù)據(jù)類(lèi)型為std logic vector 試指出下面那個(gè)賦值語(yǔ)句是錯(cuò)誤的 D A idata 00001111 B idata b 0000 1111 C idata X AB D idata B 21 52 在VHDL語(yǔ)言中 下列對(duì)時(shí)鐘邊沿檢測(cè)描述中 錯(cuò)誤的是 D A if clk event and clk 1 then B if falling edge clk then C if clk event and clk 0 then D if clk stable and not clk 1 then 53 下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)的描述中 那一種說(shuō)法是不正確的 A 原理圖輸入設(shè)計(jì)方法直觀便捷 但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì) B 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法 C 原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述 D 原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì) 54 在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào) 數(shù)據(jù)類(lèi)型為integer 數(shù)據(jù)范圍 0 to 127 下面哪個(gè)賦值語(yǔ)句是正確的 C A idata 32 B idata 16 A0 C idata set project to current file B assign pin location chip C node enter node from SNF D file create default symbol 61 在EDA工具中 能將硬件描述語(yǔ)言轉(zhuǎn)換為硬件電路的重要工具軟件稱為 D A 仿真器 B 綜合器 C 適配器 D 下載器 62 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息 Error Can t open VHDL WORK 其錯(cuò)誤原因是 B A 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成 tdf 而非 vhd B 錯(cuò)將設(shè)計(jì)文件存入了根目錄 并將其設(shè)定成工程 C 設(shè)計(jì)文件的文件名與實(shí)體名不一致 D 程序中缺少關(guān)鍵詞 63 在VHDL的CASE語(yǔ)句中 條件句中的 不是操作符號(hào) 它只相當(dāng)與 B 作用 A IF B THEN C AND D OR 64 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 C A file set project to current file B node enter node from SNF C assign pin location chip D file create default symbol 65 下列關(guān)于信號(hào)的說(shuō)法不正確的是 C A 信號(hào)相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn) B 信號(hào)的端口模式不必定義 它的數(shù)據(jù)既可以流進(jìn) 也可以流出 C 在同一進(jìn)程中 對(duì)一個(gè)信號(hào)多次賦值 其結(jié)果只有第一次賦值起作用 D 信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用 66 下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名 D A OR B VARIABLE C SIGNAL D OUT1 67 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息 Error Line1 File e muxfile mux21 tdf TDF syntax error 其錯(cuò)誤原因是 A A 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成 tdf 而非 vhd B 錯(cuò)將設(shè)計(jì)文件存入了根目錄 并將其設(shè)定成工程 C 設(shè)計(jì)文件的文件名與實(shí)體名不一致 D 程序中缺少關(guān)鍵詞 68 下列關(guān)于變量的說(shuō)法正確的是 A 第 4 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 A 變量是一個(gè)局部量 它只能在進(jìn)程和子程序中使用 B 變量的賦值不是立即發(fā)生的 它需要有一個(gè) 延時(shí) C 在進(jìn)程的敏感信號(hào)表中 既可以使用信號(hào) 也可以使用變量 D 變量賦值的一般表達(dá)式為 目標(biāo)變量名NULL 語(yǔ)句 C CASE 語(yǔ)句中的選擇值只能出現(xiàn)一次 且不允許有相同的選擇值的條件語(yǔ)句出現(xiàn) D CASE 語(yǔ)句執(zhí)行必須選中 且只能選中所列條件語(yǔ)句中的一條 70 VHDL中 為目標(biāo)變量賦值符號(hào)是 D A B C D 71 在VHDL中 可以用語(yǔ)句 D 表示檢測(cè)clock下降沿 A clock event B clock event and clock 1 C clock 0 D clock event and clock 0 72 在VHDL的FOR LOOP語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量 屬于LOOP語(yǔ)句的局部量 B 事先聲明 A 必 須 B 不必 C 其類(lèi)型要 D 其屬性要 73 在VHDL中 語(yǔ)句 FOR I IN 0 TO 7 LOOP 定義循環(huán)次數(shù)為 A 次 A 8 B 7 C 0 D 1 74 在VHDL中 PROCESS結(jié)構(gòu)內(nèi)部是由 B 語(yǔ)句組成的 A 順序 B 順序和并行 C 并行 D 任何 75 執(zhí)行MAX PLUSII的 C 命令 可以對(duì)設(shè)計(jì)的電路進(jìn)行仿真 A Creat Default Symbol B Compiler C Simulator D Programmer 76 在VHDL中 PROCESS本身是 C 語(yǔ)句 A 順序 B 順序和并行 C 并行 D 任何 77 下面哪一個(gè)是VHDL中的波形編輯文件的后綴名 B A gdf B scf C sys D tdf 78 在元件例化語(yǔ)句中 用 D 符號(hào)實(shí)現(xiàn)名稱映射 將例化元件端口聲明語(yǔ)句中的信號(hào)與PORT MAP 中的 信號(hào)名關(guān)聯(lián)起來(lái) A B C 79 在VHDL中 含WAIT語(yǔ)句的進(jìn)程PROCESS的括弧中 B 再加敏感信號(hào) 否則則是非法的 A 可以 B 不能 C 必須 D 有時(shí)可以 80 在MAX PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是 D A 綜合 B 編譯 C 仿真 D 被高層次電路設(shè)計(jì)調(diào)用 81 在 MAX PLUSII 工具軟件中 完成網(wǎng)表提取 數(shù)據(jù)庫(kù)建立 邏輯綜合 邏輯分割 適配 延時(shí)網(wǎng)表提取和編程 文件匯編等操作 并檢查設(shè)計(jì)文件是否正確的過(guò)程稱為 A 編輯 B 編譯 C 綜合 D 編程 82 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息 Error VHDL Design File mux21 must contain an entity of the same name 其錯(cuò)誤原因是 C A 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成 tdf 而非 vhd B 錯(cuò)將設(shè)計(jì)文件存入了根目錄 并將其設(shè)定成工程 C 設(shè) 計(jì)文件的文件名與實(shí)體名不一致 D 程序中缺少關(guān)鍵詞 83 執(zhí)行下列語(yǔ)句后Q的值等于 D SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 第 5 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 E 0 4 0 OTHERS 1 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00110100 C 11011001 D 00101100 84 綜合是 EDA 設(shè)計(jì)流程的關(guān)鍵步驟 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程 在下面 對(duì)綜合的描述中 是錯(cuò)誤的 A 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的 可與 FPGA CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件 B 為 實(shí)現(xiàn)系統(tǒng)的速度 面積 性能的要求 需要對(duì)綜合加以約束 稱為綜合約束 C 綜合可理解為 將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程 并且這種映射關(guān)系不是 唯一的 D 綜合是純軟件的轉(zhuǎn)換過(guò)程 與器件硬件結(jié)構(gòu)無(wú)關(guān) 85 關(guān)于 VHDL 中的數(shù)字 請(qǐng)找出以下數(shù)字中數(shù)值最小的一個(gè) A 2 1111 1110 B 8 276 C 10 170 D 16 E E1 86 以下對(duì)于進(jìn)程PROCESS的說(shuō)法 正確的是 C A 進(jìn)程之間可以通過(guò)變量進(jìn)行通信 B 進(jìn)程內(nèi)部由一組并行語(yǔ)句來(lái)描述進(jìn)程功能 C 進(jìn)程語(yǔ)句本身是并行語(yǔ)句 D 一個(gè)進(jìn)程可以同時(shí)描述多個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯 87 進(jìn)程中的信號(hào)賦值語(yǔ)句 其信號(hào)更新是 A 按順序完成 B 比變量更快完成 C 在進(jìn)程的最后完成 D 以上都不對(duì) 88 關(guān)于 VHDL 中的數(shù)字 請(qǐng)找出以下數(shù)字中最大的一個(gè) A 2 1111 1110 B 8 276 C 0 170 D 6 E E1 89 VHDL 語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言 一個(gè)設(shè)計(jì)實(shí)體 電路模塊 包括實(shí)體與結(jié)構(gòu)體兩部分 結(jié)構(gòu)體描述 A 器件外部特性 B 器件的內(nèi)部功能 C 器件的綜合約束 C 器件外部特性與內(nèi)部功能 90 下列標(biāo)識(shí)符中 B 是不合法的標(biāo)識(shí)符 A State0 B 9moon C Not Ack 0 D signal 91 在 VHDL 中 IF 語(yǔ)句中至少應(yīng)有 1 個(gè)條件句 條件句必須由 表達(dá)式構(gòu)成 A BIT B STD LOGIC C BOOLEAN D INTEGER 92 在VHDL中 D 不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元 A 信號(hào) B 常量 C 數(shù)據(jù) D 變量 93 在 VHDL 中 為定義的信號(hào)賦初值 應(yīng)該使用 D 符號(hào) A B C D 94 在VHDL中 一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè) D A 設(shè)計(jì)實(shí)體 B 結(jié)構(gòu)體 C 輸入 D 輸出 95 執(zhí)行下列語(yǔ)句后Q的值等于 A SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 E 1 4 1 OTHERS 0 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00110100 C 11011001 D 00101100 96 在 VHDL 的 IEEE 標(biāo)準(zhǔn)庫(kù)中 預(yù)定義的標(biāo)準(zhǔn)邏輯位 STD LOGIC 的數(shù)據(jù)類(lèi)型中是用 表示的 A 小 寫(xiě)字母和數(shù)字 B 大寫(xiě)字母數(shù)字 C 大或小寫(xiě)字母和數(shù)字 D 全部是數(shù)字 97 執(zhí)行MAX PLUSII的 A 命令 可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào) A create default symbol B simulator C compiler D timing analyzer 98 在 VHDL 中 條件信號(hào)賦值語(yǔ)句 WHEN ELSE 屬于 語(yǔ)句 第 6 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 A 并行和順序 B 順序 C 并行 D 不存在的 99 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中 預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD LOGIC有 C 種邏輯值 A 2 B 3 C 9 D 8 100 一個(gè)能為 VHDL 綜合器接受 并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的 VHDL 程序成為 A 設(shè)計(jì)輸入 B 設(shè)計(jì)輸出 C 設(shè)計(jì)實(shí)體 D 設(shè)計(jì)結(jié)構(gòu) 一 填空題 本大題共 10 小題 每空 1 分 共 20 分 1 一般把 EDA 技術(shù)的發(fā)展分為 MOS 時(shí)代 MOS 時(shí)代和 ASIC 三個(gè)階段 2 EDA 設(shè)計(jì)流程包括 設(shè)計(jì)輸入 設(shè)計(jì)實(shí)現(xiàn) 實(shí)際設(shè)計(jì)檢驗(yàn)和 下載編程四個(gè)步驟 3 EDA 設(shè)計(jì)輸入主要包括圖形輸入 HDL 文本輸入和狀態(tài)機(jī)輸入 4 時(shí)序仿真是在設(shè)計(jì)輸入完成之后 選擇具體器件并完成布局 布線之后進(jìn)行的時(shí)序關(guān)系仿真 因此又稱為功能 仿真 5 VHDL 的數(shù)據(jù)對(duì)象包括變量 常量和信號(hào) 它們是用來(lái)存放各種類(lèi)型數(shù)據(jù)的容器 6 圖形文件設(shè)計(jì)結(jié)束后一定要通過(guò)仿真 檢查設(shè)計(jì)文件是否正確 7 以 EDA 方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件 最終可以編程下到 FPGA 和 CPLD 芯片中 完成硬件設(shè)計(jì)和驗(yàn)證 8 MAX PLUS 的文本文件類(lèi)型是 后綴名 VHD 9 在 PC 上利用 VHDL 進(jìn)行項(xiàng)目設(shè)計(jì) 不允許在根目錄下進(jìn)行 必須在根目錄為設(shè)計(jì)建立一個(gè)工程目錄 10 VHDL 源程序的文件名應(yīng)與實(shí)體名相同 否則無(wú)法通過(guò)編譯 二 選擇題 本大題共 5 小題 每小題 3 分 共 15 分 11 在 EDA 工具中 能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為 C A 仿真器 B 綜合器 C 適配器 D 下載器 12 在執(zhí)行 MAX PLUS 的 d 命令 可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量 A Create default symbol B Simulator C Compiler D Timing Analyzer 13 VHDL 常用的庫(kù)是 A A IEEE B STD C WORK D PACKAGE 14 下面既是并行語(yǔ)句又是串行語(yǔ)句的是 C A 變量賦值 B 信號(hào)賦值 C PROCESS 語(yǔ)句 D WHEN ELSE 語(yǔ)句 15 在 VHDL 中 用語(yǔ)句 D 表示 clock 的下降沿 A clock EVENT B clock EVENT AND clock 1 C clock 0 D clock EVENT AND clock 0 三 名詞解釋題 本大題共 3 題 每小題 3 分 共計(jì) 9 分 16 EDA 電子設(shè)計(jì)自動(dòng)化 17 VHDL 和 FPGA 超高速硬件描述語(yǔ)言 現(xiàn)場(chǎng)可編程門(mén)陣列 1 1 一個(gè)項(xiàng)目的輸入輸出端口是定義在 1 5 ACDCD 6 10 CCACA 1 5 ACDCD 6 10 CCACA A 實(shí)體中 B 結(jié)構(gòu)體中 C 任何位置 D 進(jìn)程中 2 MAXPLUS2 中編譯 VHDL 源程序時(shí)要求 A 文件名和實(shí)體可以不同名 B 文件名和實(shí)體名無(wú)關(guān) C 文件名和實(shí)體名要相同 D 不確定 3 VHDL 語(yǔ)言中變量定義的位置是 A 實(shí)體中中任何位置 B 實(shí)體中特定位置 C 結(jié)構(gòu)體中任何位置 D 結(jié)構(gòu)體中特定位置 4 可以不必聲明而直接引用的數(shù)據(jù)類(lèi)型是 A STD LOGIC B STD LOGIC VECTOR C BIT D ARRAY 5 MAXPLUS2 不支持的輸入方式是 A 文本輸入 B 原理圖輸入 C 波形輸入 D 矢量輸入 6 大規(guī)模可編程器件主要有 FPGA CPLD 兩類(lèi) 下列對(duì) FPGA 結(jié)構(gòu)與工作原理的描述中 正確的是 第 7 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 A FPGA 全稱為復(fù)雜可編程邏輯器件 B FPGA 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件 C 基于 SRAM 的 FPGA 器件 在每次上電后必須進(jìn)行一次配置 D 在 Altera 公司生產(chǎn)的器件中 MAX7000 系列屬 FPGA 結(jié)構(gòu) 7 下面不屬于順序語(yǔ)句的是 A IF 語(yǔ)句 B LOOP 語(yǔ)句 C PROCESS 語(yǔ)句 D CASE 語(yǔ)句 8 VHDL 語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言 一個(gè)設(shè)計(jì)實(shí)體 電路模塊 包括實(shí)體與結(jié)構(gòu)體兩部分 實(shí)體體描述的是 A 器件外部特性 B 器件的內(nèi)部功能 C 器件的綜合約束 D 器件外部特性與內(nèi)部功能 9 進(jìn)程中的信號(hào)賦值語(yǔ)句 其信號(hào)更新是 A 按順序完成 B 比變量更快完成 C 在進(jìn)程的最后完成 D 都不對(duì) 10 嵌套使用 IF 語(yǔ)句 其綜合結(jié)果可實(shí)現(xiàn) A 帶優(yōu)先級(jí)且條件相與的邏輯電路 B 條件相或的邏輯電路 C 三態(tài)控制電路 D 雙向控制電路 一 選擇題 20 分 1 下列是 EDA 技術(shù)應(yīng)用時(shí)涉及的步驟 A 原理圖 HDL 文本輸入 B 適配 C 時(shí)序仿真 D 編程下載 E 硬件測(cè)試 F 綜合 請(qǐng)選擇合適的項(xiàng)構(gòu)成基于 EDA 軟件的 FPGA CPLD 設(shè)計(jì)流程 A F B C D E 2 PLD 的可編程主要基于 A LUT 結(jié)構(gòu) 或者 B 乘積項(xiàng)結(jié)構(gòu) 請(qǐng)指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu) FPGA 基于 A CPLD 基于 B 3 在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí) 往往需要針對(duì)具體的器件類(lèi)型來(lái)選擇合適的狀態(tài)機(jī)編碼 對(duì)于 A FPGA B CPLD 兩類(lèi)器件 一位熱碼 狀態(tài)機(jī)編碼方式 適合于 A 器件 順序編碼 狀態(tài)機(jī)編碼方式 適合于 B 器件 4 下列優(yōu)化方法中那兩種是速度優(yōu)化方法 B D A 資源共享 B 流水線 C 串行化 D 關(guān)鍵路徑優(yōu)化 單項(xiàng)選擇題 5 綜合是 EDA 設(shè)計(jì)流程的關(guān)鍵步驟 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程 在下面 對(duì)綜合的描述中 D 是錯(cuò)誤的 A 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的 可與 FPGA CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件 B 為實(shí)現(xiàn)系統(tǒng)的速度 面積 性能的要求 需要對(duì)綜合加以約束 稱為綜合約束 C 綜合可理解為 將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程 并且這種映射關(guān)系不是 唯一的 D 綜合是純軟件的轉(zhuǎn)換過(guò)程 與器件硬件結(jié)構(gòu)無(wú)關(guān) 6 嵌套的 IF 語(yǔ)句 其綜合結(jié)果可實(shí)現(xiàn) D A 條件相與的邏輯 B 條件相或的邏輯 C 條件相異或的邏輯 D 三態(tài)控制電路 7 在一個(gè) VHDL 設(shè)計(jì)中 Idata 是一個(gè)信號(hào) 數(shù)據(jù)類(lèi)型為 std logic vector 試指出下面那個(gè)賦值語(yǔ)句是錯(cuò)誤的 D A idata 00001111 B idata b 0000 1111 C idata X AB D idata 10 THEN Q1 0 置零 ELSE Q1 Q1 1 加1 END IF END IF END PROCESS Q Q1 END bhv 2 下面是一個(gè)多路選擇器的 VHDL 描述 試補(bǔ)充完整 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY bmux IS PORT sel IN STD LOGIC A B IN STD LOGIC VECTOR 7 DOWNTO 0 Y OUT STD LOGIC VECTOR 7 DOWNTO 0 END bmux ARCHITECTURE bhv OF bmux IS BEGIN y A when sel 1 ELSE B END bhv 三 VHDL 程序改錯(cuò) 仔細(xì)閱讀下列程序 回答問(wèn)題 LIBRARY IEEE 1 USE IEEE STD LOGIC 1164 ALL 2 ENTITY LED7SEG IS 3 PORT A IN STD LOGIC VECTOR 3 DOWNTO 0 4 CLK IN STD LOGIC 5 LED7S OUT STD LOGIC VECTOR 6 DOWNTO 0 6 第 10 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 END LED7SEG 7 ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP STD LOGIC 9 BEGIN 10 SYNC PROCESS CLK A 11 BEGIN 12 IF CLK EVENT AND CLK 1 THEN 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 0000000 四 閱讀下列 VHDL 程序 畫(huà)出原理圖 RTL 級(jí) LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY HAD IS PORT a IN STD LOGIC b IN STD LOGIC c OUT STD LOGIC d OUT STD LOGIC END ENTITY HAD ARCHITECTURE fh1 OF HAD IS BEGIN c NOT a NAND b d 0 ELSIF CLK 1 AND CLK EVENT THEN IF LOAD 1 THEN Q1 DATA ELSE IF EN 1 THEN Q1 Q1 1 END IF END IF END IF Q Q1 END PROCESS END ONE 第 12 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 2 看下面原理圖 寫(xiě)出相應(yīng) VHDL 描述 IBRARY IEEE GIC 1164 ALL STD LOGIC AV OF TRI STATE IS CESS E A Y 0 THEN Z A D 采集系統(tǒng)的部分 要求設(shè)計(jì)其中的 FPGA 采集控制模塊 該模塊由三個(gè)部分 構(gòu)成 L USE IEEE STD LO ENTITY TRI STATE IS PORT E A IN Y INOUT STD LOGIC B OUT STD LOGIC END TRI STATE ARCHITECTURE BEH BEGIN PRO BEGIN IF E B Y Y Z ELSE B Y A END IF END PROCESS END BEHAV 六 綜合題 下圖是一個(gè) 控制器 Control 地址計(jì)數(shù)器 addrcnt 內(nèi)嵌雙口 RAM adram 控制器 control 是一個(gè)狀態(tài)機(jī) 完成 AD574 的控制 和 adram 的寫(xiě)入操作 Adram 是一個(gè) LPM RAM DP 單元 在 wren 為 1 時(shí)允許寫(xiě)入數(shù)據(jù) 試分別回答問(wèn)題 下面列出了 AD574 的控制方式和控制時(shí)序圖 第 13 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 AD574 邏輯控制真值表 X 表示任意 CE CS RC K12 8A0 工 作 狀 態(tài) 0 X X X X 禁止 X 1 X X X 禁止 1 0 0 X 0 啟動(dòng) 12 位轉(zhuǎn)換 1 0 0 X 1 啟動(dòng) 8 位轉(zhuǎn)換 1 0 1 1 X 12 位并行輸出有效 1 0 1 0 0 高 8 位并行輸出有效 1 0 1 0 1 低 4 位加上尾隨 4 個(gè) 0 有效 AD574 工作時(shí)序 1 要求 AD574 工作在 12 位轉(zhuǎn)換模式 K12 8 A0 在 control 中如何設(shè)置 K12 8 為 1 A0 為 0 2 試畫(huà)出 control 的狀態(tài)機(jī)的狀態(tài)圖 類(lèi)似書(shū)上圖 8 4 3 對(duì)地址計(jì)數(shù)器模塊進(jìn)行 VHDL 描述 輸入端口 clkinc 計(jì)數(shù)脈沖 cntclr 計(jì)數(shù)器清零 輸出端口 rdaddr RAM 讀出地址 位寬 10 位 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity addr cnt is port clkinc cntclr in std logic wraddr out std logic vector 9 downto 0 end addr cnt architecture one of addr cnt is signal tmp std logic vector 9 downto 0 begin process clkinc cntclr begin if clkinc event and clkinc 1 then if cntclr 1 then tmp 0 else tmp tmp 1 end if end if end process wraddr tmp end one 第 14 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 4 根據(jù)狀態(tài)圖 試對(duì) control 進(jìn)行 VHDL 描述 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity control is port addata in std logic vector 11 downto 0 status clk in std logic cs ce a0 rc k12 8 clkinc out std logic rddata out std logic vector 11 downto 0 end control architecture behav of control is type con st is s0 s1 s2 s3 s4 signal cst nst con st signal lock std logic signal reg12 std logic vector 11 downto 0 begin a0 0 k12 8 1 ce 1 cs 0 REGP process clk begin if clk event and clk 1 then cst rc 1 lock 0 nst rc 0 lock 0 nst if status 1 then nst s3 end if rc 1 lock rc 1 lock 1 nst rc 1 lock 0 nst nst s0 end case end process LOCKP process lock begin if lock 1 and lock event then reg12 addata end if end process 第 15 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 rddata reg12 clkinc addata status status clk clk cs cs ce ce a0 a0 rc rc k12 8 k12 8 clkinc clkinc rddata rds u2 addr cnt port map clkinc clkinc cntclr cntclr wraddr wraddr u3 adram port map data rds wraddress wraddr rdaddress rdaddr wren 1 q rddata end one 二 名詞解釋 寫(xiě)出下列縮寫(xiě)的中文 或者英文 含義 1 二 名詞解釋 寫(xiě)出下列縮寫(xiě)的中文 或者英文 含義 1 FPGA FPGA Field Programmable Gate Array 現(xiàn)場(chǎng)可編程門(mén)陣列 2 2 VHDLVHDL Very High Speed Integrated Circuit Hardware Description Language 甚高速集成電路硬件描述語(yǔ)言 3 3 HDLHDL Hardware Description Language 硬件描述語(yǔ)言 5 5 CPLDCPLD Complex Programmable Logic Device 復(fù)雜可編程邏 輯器件 6 6 PLDPLD Programmable Logic Device 可 編 程 邏 輯 器 件 7 7 GALGAL generic array logic 通用陣列邏輯 8 8 LABLAB Logic Array Block 邏 輯 陣 列 塊 9 CLB9 CLB Configurable Logic Block 可配置邏輯模塊 10 EAB10 EABEmbedded Array Block 嵌 入 式 陣 列 塊11SOPC11SOPC System on a Programmable Chip 可編程片上系統(tǒng) 12 LUT12 LUT Look Up Table 查找表 13 JTAG 13 JTAG Joint Test Action Group 聯(lián)合測(cè)試行為組織 14 IP14 IPIntellectual Property 知識(shí)產(chǎn) 15ASIC15ASIC Application Specific Integrated Circuits 專(zhuān)用集成電路 16 ISP16 ISP In System Programmable 在系統(tǒng)可編程 17 ICR17 ICR 第 17 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 In Circuit Re config 在電路可重構(gòu) 18 RTL18 RTL Register Transfer Level 寄存器傳輸 19EDA19EDA Electronic Design Automation 電子設(shè)計(jì)自動(dòng)化 信號(hào)與變量的區(qū)別 信號(hào)與變量的區(qū)別 信號(hào)賦值語(yǔ)句在進(jìn)程外作為并行語(yǔ)句 并發(fā)執(zhí)行 與語(yǔ)句所處的位置無(wú)關(guān) 變賦值語(yǔ)句在進(jìn)程內(nèi)或子程序內(nèi) 作為順序語(yǔ)句 按順序執(zhí)行 與語(yǔ)句所處的位置有關(guān) 信號(hào)賦值符號(hào)為 變量賦值符號(hào)位 信號(hào)賦值符 號(hào)用于信號(hào)賦值動(dòng)作 不立即生效 變量賦值符號(hào)用于變量賦值動(dòng)作 立即生效 1 FPGA 結(jié)構(gòu)一般分為三部分1 FPGA 結(jié)構(gòu)一般分為三部分 可編程邏輯塊 CLB 可編程 I O 模塊和可編程內(nèi)部連線 2 CPLD 的內(nèi)部連線2 CPLD 的內(nèi)部連線為連續(xù)式布線互連結(jié)構(gòu) 任意一對(duì)輸入 輸出端之間的延時(shí)是固定 FPGA 的內(nèi)部連線FPGA 的內(nèi)部連線為分段式布線互連結(jié)構(gòu) 各功能單元間的延時(shí)不定 不可預(yù)測(cè) 3 大規(guī)?？删幊唐骷饕?CPLD 和 FPGA 兩類(lèi)3 大規(guī)?？删幊唐骷饕?CPLD 和 FPGA 兩類(lèi) 其中 CPLD 通過(guò)可編程乘積項(xiàng)邏輯實(shí)現(xiàn)其邏輯功能 基于 SRAM 的 FPGA 器件 每次 上電后必須進(jìn)行一次配置 FPGA 內(nèi)部陣列的配置一般采用在電路可重構(gòu)技術(shù) 編程數(shù)據(jù)保存在靜態(tài)存儲(chǔ)器 SRAM 掉電易失 4 4 目前世界上有十幾家生產(chǎn) CPLD FPGA 的公司 最大的兩家是 Altera Xilinx 5 硬件描述語(yǔ)言 HDL 5 硬件描述語(yǔ)言 HDL 是 EDA 技術(shù)的重要組成部分 是電子系統(tǒng)硬件行為描述 結(jié)構(gòu)描述 數(shù)據(jù)流描述的語(yǔ)言 它的種類(lèi)很多 如 VHDL Verilog HDL AHDL 6 WHEN ELSE 條件信號(hào)賦值語(yǔ)句 和 IF ELSE 順序語(yǔ)句的異同 6 WHEN ELSE 條件信號(hào)賦值語(yǔ)句 和 IF ELSE 順序語(yǔ)句的異同 WHEN ELSE 條件信號(hào)賦值語(yǔ)句中無(wú)標(biāo)點(diǎn) 只有最后有分號(hào) 必須成對(duì)出現(xiàn) 是并行語(yǔ)句 必須放在結(jié)構(gòu)體中 IF ELSE 順序語(yǔ)句中有分號(hào) 是順序語(yǔ)句 必須放在進(jìn)程中 7 可編程邏輯器件設(shè)計(jì)輸入7 可編程邏輯器件設(shè)計(jì)輸入有原理圖輸入 硬件描述語(yǔ)言輸入和波形輸入三種方式三種方式 原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式 波形設(shè)計(jì)輸入適用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù) 硬件描述語(yǔ)言的突出優(yōu)點(diǎn)是 硬件描述語(yǔ)言的突出優(yōu)點(diǎn)是 語(yǔ)言與工藝的無(wú)關(guān)性 語(yǔ)言的公開(kāi)可利用性 便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì) 具有很強(qiáng)邏輯描述和仿真功能 而且輸入效率高 在不同設(shè)計(jì)輸入庫(kù)之間的轉(zhuǎn)換非常方便 用不著對(duì)底層的電路和 PLD 結(jié)構(gòu)的熟 悉 8 用 VHDL Veilog HDL 語(yǔ)言開(kāi)發(fā)可編程邏輯電路的完整流程8 用 VHDL Veilog HDL 語(yǔ)言開(kāi)發(fā)可編程邏輯電路的完整流程 文本編輯 功能仿真 邏輯綜合 布局布線 時(shí)序仿真 所謂綜合綜合 就是根據(jù)設(shè)計(jì)功能和實(shí)現(xiàn)該設(shè)計(jì)的約束條件 如面積 速度 功耗和成本等 將設(shè)計(jì)輸入轉(zhuǎn)換成滿足要求的電路設(shè)計(jì) 方案 該方案必須同時(shí)滿足與其的功能和約束條件 綜合的過(guò)程也是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程 其目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè) 網(wǎng)表文件 供布局布線使用 網(wǎng)表中包含了目標(biāo)器件中的邏輯單元和互連的信息 布局布線布局布線就是根據(jù)設(shè)計(jì)者指定的約束條件 如面積 延時(shí) 時(shí)鐘等 目標(biāo)器件的結(jié)構(gòu)資源和工藝特性 以最優(yōu)的方式對(duì)邏輯元件 布局 并準(zhǔn)確地實(shí)現(xiàn)元件間的互連 完成實(shí)現(xiàn)方案 網(wǎng)表 到使實(shí)際目標(biāo)器件 FPGA 或 CPLD 的變換 9 基于 EDA 軟件的 FPGA CPLD 設(shè)計(jì)流程為 9 基于 EDA 軟件的 FPGA CPLD 設(shè)計(jì)流程為 原理圖 HDL 文本輸入 功能仿真 綜合 適配 時(shí)序仿真 編程下載 硬件測(cè)試 第 18 頁(yè) 共 20 頁(yè) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程試題庫(kù) 選擇題 綜合是 EDA 設(shè)計(jì)的關(guān)鍵步驟 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)換成低級(jí)的 可與 FPGA CPLD 相映射的功能網(wǎng)表文件 為實(shí)現(xiàn)系統(tǒng)的 速度 面積 性能的要求 需要對(duì)綜合加以約束 稱為綜合約束 10 構(gòu)成一個(gè)完整的 VHDL 語(yǔ)言程序的五個(gè)基本結(jié)構(gòu) 10 構(gòu)成一個(gè)完整的 VHDL 語(yǔ)言程序的五個(gè)基本結(jié)構(gòu) 實(shí)體 ENTITY 結(jié)構(gòu)體 ARCHITECURE 配置 CONFIGURATION 庫(kù) LIBRARY 程序包 PACKAGE 實(shí)體的由實(shí)體說(shuō)明和結(jié)構(gòu)體兩部分組成 實(shí)體說(shuō)明部分用于描述所設(shè)計(jì)系統(tǒng)的外部端口信號(hào)和參數(shù)的屬性和設(shè)置 而結(jié)構(gòu)體部分 則定義了設(shè)計(jì)單元的具體功能 行為 數(shù)據(jù)流程或內(nèi)部結(jié)構(gòu) 結(jié)構(gòu)體的三種描述方式結(jié)構(gòu)體的三種描述方式 即行為級(jí)描述 數(shù)據(jù)流級(jí)描述和結(jié)構(gòu)級(jí)描述 結(jié)構(gòu)體結(jié)構(gòu)體通常由結(jié)構(gòu)體名稱 定義語(yǔ)句和并行處理語(yǔ)句構(gòu)成 程序包用于存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類(lèi)型 常數(shù) 子程序等 庫(kù)用于存放已編譯的實(shí)體 結(jié)構(gòu)體 程序包和配置 可以通過(guò)其目錄進(jìn)行查詢和調(diào)用 在 VHDL 語(yǔ)言中 可以存在多個(gè)不同的庫(kù) 但是庫(kù)與庫(kù)之間是獨(dú)立的 不能互相嵌套 它可由用戶生成或由 ASIC 芯片制造商提供 以便于在設(shè)計(jì)中為大家所共享 庫(kù)用于存放已編譯的實(shí)體 結(jié)構(gòu)體 程序包和配置 可以通過(guò)其目錄進(jìn)行查詢和調(diào)用 在 VHDL 語(yǔ)言中 可以存在多個(gè)不同的庫(kù) 但是庫(kù)與庫(kù)之間是獨(dú)立的 不能互相嵌套 它可由用戶生成或由 ASIC 芯片制造商提供 以便于在設(shè)計(jì)中為大家所共享 常用庫(kù) 常用庫(kù) 1 IEEE 庫(kù) IEEE 庫(kù) IEEE 庫(kù)主要包括 std logic 1164 numeric bit numeric std 等程序包 還有一些程序包非 IEEE 標(biāo)準(zhǔn) 但并入 IEEE 庫(kù) 如 std logic arich std logic unsigned std logic signed 使用 IEEE 程序包 必須聲明 2 std 庫(kù) std 庫(kù) 包含 standard textio 程序包 Std 庫(kù)符合 IEEE 標(biāo)準(zhǔn) 應(yīng)用中不必聲明 3 work 庫(kù) work 庫(kù) 用戶的 VHDL 設(shè)計(jì)先行工作庫(kù) 4 vital 庫(kù) vital 庫(kù) 包含時(shí)序程序包 vital timing 和 vital primitives 設(shè)計(jì)開(kāi)發(fā)過(guò)程通常不用 每個(gè)設(shè)計(jì)實(shí)體都必須有各自完整的庫(kù)說(shuō) 明語(yǔ)句和 use 語(yǔ)句 Use 語(yǔ)句的使用將使說(shuō)明的程序包對(duì)本設(shè)計(jì)實(shí)體部分全部開(kāi)放 即是可視的 11 VHDL 的數(shù)據(jù)對(duì)象包括11 VHDL 的數(shù)據(jù)對(duì)象包括常量 constant 變量 varuable 和 信號(hào) signal 它們是用來(lái)存放各種類(lèi)型數(shù)據(jù)的容器 12 在 VHDL 的端口聲明語(yǔ)句中 端口方向包括12 在 VHDL 的端口聲明語(yǔ)句中 端口方向包括 in out buffer inout linkage BUFFER 為緩沖端口 與 OUT 類(lèi)似 只是 緩沖端口允許實(shí)體內(nèi)部使用該端口信號(hào) 它可以用于輸出 也可以用于端口信號(hào)的反饋 當(dāng)一個(gè)結(jié)構(gòu)體用 BUFFER 說(shuō)明輸出端口時(shí) 與其連接的另一個(gè)結(jié)構(gòu)體的端口也要用 BUFFER 說(shuō)明 以 LINKAGE 定義的端口不指定方向 無(wú)論哪個(gè)方向的信號(hào)都可以連接 13 VHDL 的 PROCESS 進(jìn)程 語(yǔ)句13 VHDL 的 PROCESS 進(jìn)程 語(yǔ)句是由順序語(yǔ)句 組成的 但其本身卻是并行語(yǔ)句 14 14 VHDL 的子程序有 過(guò)程 PROCEDURE 和 函數(shù) FUNCTION 兩種類(lèi)型 具有可重載性特點(diǎn) 15 15 圖形文件的擴(kuò)展名是 bdf 矢量波形文件的擴(kuò)展名是 vwf 使用 VHDL 語(yǔ)言 文本設(shè)計(jì)文件