D鎖存器與D觸發(fā)器亞穩(wěn)態(tài)的分析,結(jié)合定時參數(shù)-寫的極好.doc

這篇文章感覺寫的相當(dāng)好1、簡介這篇文章是我對電子設(shè)計中，亞穩(wěn)態(tài)問題的一種分析和總結(jié)。文章通過對數(shù)字電路中器件的工作機(jī)制的介紹，引出亞穩(wěn)態(tài)問題的發(fā)生機(jī)制。并通過對亞穩(wěn)態(tài)問題發(fā)生機(jī) 制的探討，用以得到一種能夠清楚地，有的放矢地解決亞穩(wěn)態(tài)問題的能力。而這種能力，將會成為你作為一個工程師的價值所在。希望通過這個探討，可以使你設(shè)計 出屬于自己的預(yù)防亞穩(wěn)態(tài)的方法。對于常用的預(yù)防亞穩(wěn)態(tài)的方法，由于網(wǎng)上已經(jīng)有大量介紹，并且涉及到具體問題的分析，這里將不做重點介紹。2、CMOS中的信息保存Fig. 1. MOS管的電容模型當(dāng)一個MOS工藝晶體管被制造之后，在不同極之間，因為介電物質(zhì)的存在，會形成電容。當(dāng)晶體管工作時，這些電容會被充/放電。當(dāng)充放電回路上的R，C有不同取值的時候，回路的時間常數(shù)（由RC表示）會不同。在數(shù)字電路中，最簡單的結(jié)構(gòu)是反向器（inverter）。在CMOS工藝中，它由一個NMOS加一個PMOS組成。Fig. 2. 反向器對于這個反向器，可以簡化成由工作電阻Ron，結(jié)點電容CL組成的充放電電路。Fig. 3. 反向器充放電模型當(dāng)Inverter輸入為0時，PMOS導(dǎo)通，對CL充電，時間由Rp*CL決定當(dāng)Inverter輸入為1時，NMOS導(dǎo)通，對CL放電，時間由Rn*CL決定其中CL由P/NMOS的漏極結(jié)點上所有相關(guān)的電容組成，這是一種近似的計算方法(將分布的電容進(jìn)行集總)。CL=Cdb+Cgd(Miller效應(yīng))+Cwire+Cg_fanout從這里我們得到1，任何信號都需要時間才能從輸入端口傳遞到輸出端口。2，對CL的充放電影響系統(tǒng)的動態(tài)(翻轉(zhuǎn))功耗，如果想降低功耗，可以對不使用的信號添加使能。3，由于Rp != Rn，所以Rp*CL != Rn*CL，所以rising time != falling time對于分析亞穩(wěn)態(tài)的問題，只需要記住第一條，任何信號從輸入端口傳遞到輸出端口都需要一定的時間。對于任何其他門電路，分析過程都一樣。3、SETUP/HOLD 時間的意義S/H時間是時序器件的屬性。下面我們來說一下，這兩個時間是如何產(chǎn)生的。任何器件“原則”上都是電平有效的，邊沿觸發(fā)的器件是一種“把戲”。首先我們看一下D鎖存器。Fig. 4. D鎖存器真值表：E D Q0 x PreQ1 0 01 1 1時序表示（局部）Fig. 5. D鎖存器時序圖當(dāng)E維持在高電平的時候，D端在某一時刻，輸入一個值D0。這個值從D端與非門進(jìn)入，在器件內(nèi)會有一個延遲，再加上反饋回與非門一個輸入端的信號與另一個輸入端的信號可能存在不一致，使得在整個D鎖存器的建立過程中，Q端輸出的電壓會存在一個“不穩(wěn)定階段”，我們可以把它叫做Setup time，這個不穩(wěn)定階段的“長度”與上一節(jié)提到的器件傳輸時延，和D端輸入電平，Q端初始電平有關(guān)（假設(shè)E端電平始終不變）。注意，這個時間段的起始位置在D開始有效的那一點上。因為D輸入后，還要經(jīng)過一個時間段，Q端才開始“震蕩”。在時序電路中，我們經(jīng)常用到的D觸發(fā)器，就是通過諸如D鎖存器一樣的電平器件所組成的。這里我們提供一個典型的由D鎖存器所組成的上升沿有效的D觸發(fā)器模型。Fig. 7. 上升沿有效的D觸發(fā)器（DFF）在D鎖存器時序的基礎(chǔ)上，分析一下D觸發(fā)器的時序（局部）Fig. 8. 上升沿有效的D觸發(fā)器的時序圖Fig. 8 中的2/E1，4/D1，5/Q1/D2與D鎖存器中的時序一模一樣。從時鐘端口1上升沿開始，到窗口時間前面那一點結(jié)束，這段時間就是DFF的setup time。從時鐘端口1上升沿開始，到窗口時間后面的那一點結(jié)束，這段時間就是DFF的hold time。從時鐘端口1上升沿開始，到輸出點Q穩(wěn)定結(jié)束，這段時間就是DFF的clock to output時間，可用Tcko，Tco表示。通常來講，對于一個高速器件，這個時間窗口都會非常小?，F(xiàn)在我們把時間窗口縮到正常比例，并略去DFF內(nèi)部時序，只關(guān)注D，Q，CLK，我們會得到下面這個圖。Fig. 9. 在時序仿真中，可能出現(xiàn)的實際時序圖到這里，我們說一下“負(fù)hold time”。如果在純時序器件前端加上一些組合邏輯，從而組合成一個有一定功能的時序器件。那么因為前面這個組合邏輯會占用一部分傳輸時間，因此從這個不純的時序器件上看，采樣窗口就會相對時鐘上升沿提前，當(dāng)采樣窗口的尾部可以提前到時鐘上升沿之前的時候，就會出現(xiàn)負(fù)hold time（setup time永遠(yuǎn)在上升沿前面，永遠(yuǎn)是正的）。這說明：“不純的時序器件內(nèi)部的組合邏輯的傳輸時間”大于“純時序器件原來的hold time的絕對值”。從這里，我們可以得到，（粉色的是key，但是不太理解）1，主從結(jié)構(gòu)的時序器件的S/H 時間和其內(nèi)部第一級鎖存結(jié)構(gòu)的setup time，以及其可能含有的Inverter的傳輸時間有關(guān)。2，主從結(jié)構(gòu)的時序期間的CKO時間和其內(nèi)部第二級鎖存結(jié)構(gòu)的setup time，以及其可能含有的Inverter的傳輸時間有關(guān)。3，主從結(jié)構(gòu)的時序器件的第一級鎖存結(jié)構(gòu)的setup time是影響其采樣窗口的主要因素。數(shù)據(jù)在這個采樣窗口被捕獲進(jìn)觸發(fā)器。4，任何在采樣窗口時間內(nèi)的電平異常，都可能引起采樣異常，這就是導(dǎo)致亞穩(wěn)態(tài)的最根本原因。4、亞穩(wěn)態(tài)的產(chǎn)生如果說實際電路中的信號曲線像成年人一樣復(fù)雜，那么時序仿真中的曲線就像小學(xué)生一樣簡單，而邏輯仿真中的曲線簡直就像嬰兒一樣可愛。 然而優(yōu)秀的工程師的過人之處就是知道“什么時候”“該用什么樣的方法”去化簡并分析問題。下面我們設(shè)想一下，在窗口時間內(nèi)，如果輸入電平一直是不穩(wěn)定的，會發(fā)生什么事？Fig. 10. 不同初始電平導(dǎo)致不同決斷時間如Fig. 10，假設(shè)當(dāng)DFF第一級的E關(guān)斷時，D點的不同輸入電平會“定格”在那個值上（具體真實情況，需要查看第一級器件內(nèi)部結(jié)構(gòu)），這個初始值會影響第一級鎖存器的setup time，或者說決斷時間。因為如果這個初始值恰好在中間電平，那么第一層與非門的輸出端就會經(jīng)過一個較長時間才能達(dá)到應(yīng)有的電平高度，再加上互相反饋輸入的聯(lián)合影響，最后整個鎖存器的setup time都會被拉長。另外，由于系統(tǒng)隨時都存在各種噪聲，因此加上噪聲會導(dǎo)致最后的電平與輸入邏輯無關(guān)。但由于鎖存器件有一種正反饋效應(yīng)，因此初始信號越清晰，輸出信號會被越快的設(shè)置好，受噪聲的影響越小。所以從概率上講，決斷時間不會無限長。但是如果不加控制，這個不穩(wěn)定的電平可能會對后面器件的電平設(shè)置帶來不可預(yù)測的后果。從這里我們可以看到：1，采樣窗口應(yīng)該越小越好，這樣會減少采樣異常的可能性。但是由于系統(tǒng)時鐘同樣越來越快，從而這個采樣窗口所占時鐘周期的比例，變化并不會非常大（數(shù)量級的變化）。2，如果我們能保證采樣窗口內(nèi)的數(shù)據(jù)是絕對穩(wěn)定的，那么就可以完全避免亞穩(wěn)態(tài)。但這一條在有異步電路，或者有跨時鐘域的情況發(fā)生時，是很難完全保證的。3，亞穩(wěn)態(tài)有兩種危害，“輸出較長時間的不穩(wěn)定電平”和“邏輯錯誤”。以上是在器件的角度分析為什么會產(chǎn)生亞穩(wěn)態(tài)。下面我們再升高一個級別，到RTL級去看看為什么會產(chǎn)生亞穩(wěn)態(tài)。5、相同時鐘域內(nèi)的亞穩(wěn)態(tài)-S/H時間違約想象一下，在兩個相鄰的DFF中間，有一條很長很復(fù)雜的組合邏輯器件鏈條。因此從前一級DFF出發(fā)的數(shù)據(jù)，需要經(jīng)過很久很久才能在后一級DFF的輸入端穩(wěn)定下來。這個時間甚至要接近時鐘周期（如果時鐘周期只比關(guān)鍵路徑長一點，這種情況是很可能的）。那么這個信號在采樣窗口開始之后，才穩(wěn)定下來，因此DFF第一級沒有足夠時間正確無誤地設(shè)置電平，從而導(dǎo)致亞穩(wěn)態(tài)的出現(xiàn)。這種情況叫做設(shè)置時間違約(setup time violation)Fig. 11. Setup time violation由于這種情況的發(fā)生是由于組合邏輯傳輸時間過長引起的，所以在設(shè)計時，只需要考察最長的那些路徑。下面來看另一種情況。如果在第一周期上升沿，從前一級觸發(fā)器出發(fā)的D0到達(dá)了下一級（這時時鐘周期已經(jīng)接近下一周期的上升沿了）。這時有一個在第二周期上升沿，從前一級觸發(fā)器出發(fā)的D1經(jīng)過一個非常短的路徑到達(dá)了下一級。如果這個傳輸時間小于hold time，那么，在上一個D0還沒有完全結(jié)束采樣的時候，D1會過來破壞這個采樣。因此產(chǎn)生hold time違約(hold time violation)。由于這種情況的發(fā)生是由于組合邏輯傳輸時間過短引起的，所以在設(shè)計時，只需要考察最短的那些路徑。當(dāng)我們清楚了S/H時間違約的原理后，就很容易想出預(yù)防的辦法。對于setup time違約，這是ASIC時序分析中最主要問題。如果從最長路徑上傳過來的信號到達(dá)的時間太晚，以至于錯過了采樣窗口，就會發(fā)生setup time違約。如何處理這種錯誤顯而易見，那就是讓他更早的到達(dá)，或者說更早的在下一級輸入端口穩(wěn)定下來。如何才是更早？1，增加時鐘周期的長度，但這意味著整體速度下降。因此一般不這么做。2，重新分配關(guān)鍵路徑，將過長的路徑中的一部分組合邏輯從路徑中分離出來，放到相鄰的時序級里面，或者單獨形成一級（CPU中的多級流水就是基于這種技術(shù)），使得每一級里面的路徑長度（其實是耗時長度）相差無幾。但前提是不破壞邏輯功能，和系統(tǒng)功能。3，如果這些都做不到，那就只能從組合邏輯的結(jié)構(gòu)上下手，調(diào)整結(jié)構(gòu)。對于hold time違約，處理方法也很明顯，那就是讓他更晚的到達(dá)，或者說更晚的在下一級輸入端口穩(wěn)定下來，來防止對上一個數(shù)據(jù)造成影響。增加傳輸時間總是比減少傳輸時間簡單。因此通常的做法是在傳輸路徑上增加buffer，其實就是由兩個反相器構(gòu)成的器件，不影響邏輯功能，只增加延遲。Buffer還有一個功能，就是當(dāng)信號線過長的時候，其上的RC會增加，因此為了保持接收端的信號完整性，比如增強(qiáng)輸出端的驅(qū)動能力（供給電流的能力）,如果輸出端的器件沒有高驅(qū)動能力的版本（EDA公司提供的庫中，很多器件都有多種驅(qū)動能力的版本），則可以通過增加buffer來分割長信號線，用以“分段驅(qū)動”。由于亞穩(wěn)態(tài)的出現(xiàn)是一種概率現(xiàn)象，并且結(jié)果正確與否也是一種概率現(xiàn)象，因此為了便于估算，提出了一種統(tǒng)計模型來預(yù)測亞穩(wěn)態(tài)所造成的危害的程度，這就是平均無故障時間”MTBF”。關(guān)于這個公式的推導(dǎo)，網(wǎng)上可以找到資料，這里忽略。記住一點，MTBF=1/失效率。后面介紹為什么使用二級DFF的時候還會提到。其實對于相同時鐘域內(nèi)的時鐘樹來講，在不同點也存在相位差別。但這種差別可以通過計算時鐘信號線的長度來進(jìn)行預(yù)測，并可通過時鐘域內(nèi)的時鐘樹綜合算法來求得優(yōu)化的結(jié)構(gòu)。因此相對來講，比較好解決。對于跨時鐘域通信，異步同步通信來講，情況變得相對復(fù)雜?？鐣r鐘域也是一種異步同步通信。兩個時鐘域內(nèi)的時鐘沒有必然的頻率關(guān)系和相位關(guān)系。造成這種情況的原因在于，在工程上，對待同一個時鐘域的分析就已經(jīng)比較復(fù)雜，目前有一些方法來優(yōu)化時鐘樹，但當(dāng)引入多個時鐘的時候，如果進(jìn)行聯(lián)合分析，問題的復(fù)雜性會變得很大。因此工程上采用“各自獨立分析優(yōu)化，在此基礎(chǔ)上進(jìn)行互相通信設(shè)計”。下面分析一下異步同步交界面，跨時鐘域交界面的亞穩(wěn)態(tài)分析。6、同步異步交界面的亞穩(wěn)態(tài)想象一下，在一個同步異步交界面上，或者跨時鐘域的交界面上，外部發(fā)來的數(shù)據(jù)的到達(dá)時間，是很難與本地時鐘產(chǎn)生什么必然的時序上的關(guān)系的?；蛘吒_切的說，外部數(shù)據(jù)在本地輸入端口的穩(wěn)定時間與本地時序器件的采樣窗口在時序上沒有必然的聯(lián)系。因此造成了同步異步接口間，跨時鐘域接口間的亞穩(wěn)態(tài)問題。Fig. 12. 異步同步信號間的接口如何解決這個問題的方法也是顯而易見的，那就是：保證本地時序器件的采樣窗口內(nèi)所接受到的數(shù)據(jù)是絕對穩(wěn)定的。但是做到這一點是極其困難的。對于異步同步交界面，由于異步數(shù)據(jù)與本地同步信號之間沒有任何聯(lián)系，因此原則上，是無法保證穩(wěn)定采樣的。對于跨時鐘域的交界面，由于兩個時鐘之間的相位沒有必然的聯(lián)系，兩個時鐘之間的頻率沒有必然的聯(lián)系，因此原則上，也是無法保證穩(wěn)定采樣的。下面說一下常用的解決辦法，由于涉及到具體問題的分析，并受到篇幅的限制，所以具體內(nèi)容從略。一）同步器同步器就是將幾個用本地時鐘驅(qū)動的時序器件串聯(lián)起來，去采樣輸入的異步數(shù)據(jù)。為什么會有這種方法呢。回憶決斷時間的概念。當(dāng)在第一級的時序器件出現(xiàn)亞穩(wěn)態(tài)的問題時，其輸出會出現(xiàn)一種不穩(wěn)定的中間值，并且這個時間受多種因素影響，或者說這個輸出在高電平到低電平之間滿足一定形式的概率分布。當(dāng)?shù)诙€時序器件的采樣窗口到來的時候，在第二級輸入端口上的電平仍然處在可以使第二級出現(xiàn)亞穩(wěn)態(tài)的電平范圍內(nèi)的概率會變得很小，如果再加上第三級，在第三極上的這個概率幾乎可以忽略不計。從數(shù)學(xué)上講，每個時序器件的亞穩(wěn)態(tài)的出現(xiàn)都有一定的概率，如果多個期間串聯(lián)，總概率是各自概率的積，因此增加期間，會消除“亞穩(wěn)態(tài)”。但是這里的消除是指降低不穩(wěn)定的時間，使得輸出電平的穩(wěn)定時間接近時鐘周期。至于能否采樣到正確的邏輯，則基本取決于第一個時序器件的輸出。前面分析過，當(dāng)亞穩(wěn)態(tài)出現(xiàn)時，輸出邏輯與輸入邏輯的關(guān)系是不確定的。因此在邏輯上無法消除亞穩(wěn)態(tài)的影響。前面提到MTBF=1/失效率，當(dāng)多個DFF串連時，MTBF=1/（失效率1失效率2失效率n）當(dāng)兩個DFF串聯(lián)的時候，基本可以保證這個MTBF很大。對于量產(chǎn)的產(chǎn)品，全部產(chǎn)品無故障的時間為MTBF/產(chǎn)品量，因此如果產(chǎn)量較大，則需要有非常大的MTBF。如果這種方法作用在控制信號上的時候，如果出現(xiàn)采樣失效（比如跨時鐘域時，采樣率不匹配），則可以多等待幾個周期，以保證有效采樣到邏輯信號。還有機(jī)會完成控制操作。如果是數(shù)據(jù)信號，則這種方法很難保證無差錯傳輸。二）異步FIFO與握手協(xié)議這兩種方法可以用來傳輸對傳輸質(zhì)量要求較高的數(shù)據(jù)信號，并且主要用在跨時鐘域傳輸中。因為這種傳輸模式下，發(fā)送源，與接收目的地都需要有時鐘控制。異步FIFO方法是一種總線思維，當(dāng)然是一種比較簡單的結(jié)構(gòu)。握手協(xié)議是一種邏輯方法，與TCP握手類似。網(wǎng)上資料比較多，相對也比較好理解，就不多說了。三）延遲鎖定環(huán)Delay locked loopDLL 是一種使用在跨時鐘域傳輸模式下的避免亞穩(wěn)態(tài)的方法。很好理解，如果能夠統(tǒng)計出在交界面上的信號的有效時間與發(fā)送源時鐘信號周期的相對關(guān)系，就可以通過“將目的地時鐘信號與發(fā)送源時鐘信號的延遲關(guān)系進(jìn)行鎖定”來保證“在目的地的采樣周期永遠(yuǎn)在信號有效的時間范圍內(nèi)”。這是一種將兩個非同步時鐘進(jìn)行同步的一種方法。網(wǎng)上有資料，就不多說了。7、復(fù)位信號與亞穩(wěn)態(tài)當(dāng)理解亞穩(wěn)態(tài)的形成機(jī)制后，再理解復(fù)位信號可能導(dǎo)致的亞穩(wěn)態(tài)問題就變得非常簡單。Fig. 13. 帶復(fù)位信號的D觸發(fā)器由于復(fù)位信號是在隨機(jī)狀態(tài)下產(chǎn)生的，因此對系統(tǒng)的影響，及分析過程與異步同步交界面的亞穩(wěn)態(tài)問題類似。網(wǎng)上分析很多，讀者也可以自行分析。8、結(jié)語亞穩(wěn)態(tài)產(chǎn)生的主要原因是，在時序器件的采樣窗口內(nèi)，無法保證輸入信號始終保持在一個穩(wěn)定的電平上。因此我們需要通過減小采樣窗口來增加采樣成功率（使用邊沿觸發(fā)器件對于電平觸發(fā)器件來說，也是一種減小采樣窗口的方法），或者通過對采樣窗口或輸入數(shù)據(jù)的穩(wěn)定窗口的“移動”來保證采樣成功，用以解決亞穩(wěn)態(tài)問題。但在有異步信號的參與時，問題的解決將變得異常復(fù)雜。因此目前還沒有一種通用的，有效的，可行的解決方法。但通過對亞穩(wěn)態(tài)形成機(jī)制的探討，可以使我們游刃有余的從工程的角度上解決實際項目中可能出現(xiàn)的具體的亞穩(wěn)態(tài)問題。1）亞穩(wěn)態(tài)定義亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 亞穩(wěn)態(tài)這個點并不是真正的穩(wěn)定，因為隨機(jī)的躁聲會驅(qū)使工作與亞穩(wěn)態(tài)點的電路轉(zhuǎn)移到一個穩(wěn)定的工作點去。 正如山頂?shù)那蛞粯?，雙穩(wěn)態(tài)電路在不確定進(jìn)入某一種狀態(tài)之前，可能會在亞穩(wěn)態(tài)停留一段不可預(yù)測的時間。2）鎖存器的亞穩(wěn)態(tài)盡管D鎖存器消除了R-S鎖存器的S=R=1的問題（清零置1同時有效）,但是亞穩(wěn)態(tài)的問題依然存在。如果在建立保持時間窗內(nèi)信號發(fā)生變化的話，鎖存器的輸出就是不可預(yù)測的，并且可能進(jìn)入亞穩(wěn)態(tài)。3)觸發(fā)器的亞穩(wěn)態(tài)像D鎖存器那樣，邊沿觸發(fā)器D觸發(fā)器也存在著一個建立和保持時間窗，在這段時間內(nèi)D端的輸入一定不能變化。在這一窗口時間也是在CLK信號的觸發(fā)沿附近，若未能滿足建立和保持時間的要求，觸發(fā)器的輸出通常會進(jìn)入一個穩(wěn)定狀態(tài)。盡管這個狀態(tài)不可預(yù)知，但他不是0就是1。但是，有時輸出也可能會震蕩或者進(jìn)入亞穩(wěn)態(tài)，或進(jìn)入一個界于0和1之間的亞穩(wěn)態(tài)，如果觸發(fā)器進(jìn)入亞穩(wěn)態(tài)，則它只是在經(jīng)過一個隨機(jī)的延時后，才會自己回到一個穩(wěn)定狀態(tài)。在觸發(fā)器的建立時間和保持時間要求沒有得到滿足時，觸發(fā)器就會進(jìn)入一個界于狀態(tài)1與狀態(tài)0之間的第三種狀態(tài)，即亞穩(wěn)態(tài)狀態(tài)。最糟糕的是，理論上講，門電路個觸發(fā)器接受到這個亞穩(wěn)態(tài)的輸入信號之后，有些部件會把這個信號當(dāng)成0，而另一些則把它當(dāng)1，于是會產(chǎn)生不一樣的輸出，或者，還有一些門電路和觸發(fā)器本身也可能產(chǎn)生亞穩(wěn)態(tài)的輸出信號（畢竟，這些器件現(xiàn)在都工作在其工作區(qū)的線性部分）。幸運(yùn)的是，盡管觸發(fā)器的輸出保持亞穩(wěn)態(tài)的可能性永遠(yuǎn)也不會為0，但這種可能性隨著時間呈指數(shù)的下降趨勢！