d2z計(jì)算機(jī)的基本組成.ppt

2019/7/12,浙江工程學(xué)院信電學(xué)院,1,2.1 算術(shù)邏輯單元,2.2 觸發(fā)器,2.3 寄存器,第二章 微型計(jì)算機(jī)的基本組成電路,2.6 存儲(chǔ)器,2.5 總線結(jié)構(gòu),2.4 三態(tài)輸出電路,2019/7/12,浙江工程學(xué)院信電學(xué)院,2,2.1 算術(shù)邏輯單元,這個(gè)部件既能進(jìn)行二進(jìn)制數(shù)的四則運(yùn)算，也能進(jìn)行布爾代數(shù)的邏輯運(yùn)算。 ALU的符號(hào)一般畫成下圖所示。A和B為兩個(gè)二進(jìn)制數(shù)，S為其運(yùn)算結(jié)果，Control為控制信號(hào)。,2019/7/12,浙江工程學(xué)院信電學(xué)院,3,2.2 觸發(fā)器,2.2.1 RS觸發(fā)器,2.2.2 D觸發(fā)器,2.2.3 JK觸發(fā)器,退出,2019/7/12,浙江工程學(xué)院信電學(xué)院,4,2.2.1 RS觸發(fā)器,電路組成和邏輯符號(hào),信號(hào)輸入端，低電平有效。,2019/7/12,浙江工程學(xué)院信電學(xué)院,5,工作原理,0 1,1,2019/7/12,浙江工程學(xué)院信電學(xué)院,6,2.2.2 D觸發(fā)器（D鎖存器）,2019/7/12,浙江工程學(xué)院信電學(xué)院,7,邏輯符號(hào),2019/7/12,浙江工程學(xué)院信電學(xué)院,8,邊沿觸發(fā)器僅僅增加了一個(gè)RC微分電路，它能使方波電壓信號(hào)的前沿產(chǎn)生正尖峰后沿產(chǎn)生負(fù)尖峰。這樣，在D端輸入信號(hào)建立之后，當(dāng)時(shí)標(biāo)脈沖的前沿到達(dá)的瞬間，觸發(fā)器才產(chǎn)生翻轉(zhuǎn)動(dòng)作。 觸發(fā)器的預(yù)置和清除：在一些電路中，有時(shí)需要預(yù)先給某個(gè)觸發(fā)器置位(即置1)或清除(即置0)，而與時(shí)標(biāo)脈沖以及D輸入端信號(hào)無關(guān)，這就是所謂預(yù)置和清除。,2019/7/12,浙江工程學(xué)院信電學(xué)院,9,2、JK觸發(fā)器,JK觸發(fā)器是組成計(jì)數(shù)器的理想記憶元件，JK觸發(fā)器 在RS觸發(fā)器前面增加兩個(gè)與門，并從輸出到輸入(與門的輸入端)作交叉反饋，即可得到JK觸發(fā)器,2019/7/12,浙江工程學(xué)院信電學(xué)院,10,特性表,JK=00時(shí)不變 JK=01時(shí)置0 JK=10時(shí)置1 JK=11時(shí)翻轉(zhuǎn),2019/7/12,浙江工程學(xué)院信電學(xué)院,11,2.3 寄存器,2.3.1 緩沖寄存器,2.3.4 累加器,2.3.2 移位寄存器,2.3.3 計(jì)數(shù)器,2019/7/12,浙江工程學(xué)院信電學(xué)院,12,在數(shù)字電路中，用來存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器。,在數(shù)字電路中，用來存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器。,按照功能的不同，可將寄存器分為基本寄存器和移位寄存器兩大類。基本寄存器只能并行送入數(shù)據(jù)，需要時(shí)也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。,2019/7/12,浙江工程學(xué)院信電學(xué)院,13,2.3.1 緩沖寄存器,其基本工作原理為：設(shè)有一個(gè)二進(jìn)制數(shù)，共有4位數(shù)：X=X3X2X1X0 要存到這個(gè)緩沖寄存器中去，此寄存器是由四個(gè)D觸發(fā)器組成的。將X3、X2、X1，X0入分別送到各個(gè)觸發(fā)器的D3, D2 , D1 ,D0端去，只要CLK的正前沿還未到來，則Q0 , Q1, Q2 , Q3 就不受X3、X2、X1，X0的影響而保持其原有的數(shù)據(jù)。只有當(dāng)CLK的正前沿來到時(shí)， Q0 , Q1, Q2 , Q3才接受D0， D1 , D2 , D3的影響，而變成： Q0 D0, Q1 D1, Q2 D2 , Q3 D3 結(jié)果就是Q= Q3 Q2 Q1 Q0= X3X2X1X0,2019/7/12,浙江工程學(xué)院信電學(xué)院,14,在X0端送入數(shù)據(jù)(0或1)后，如LOAD端(以下簡稱為L端)為低電位，則右邊的與門被阻塞， X0過不去，而原來已存在此位中的數(shù)據(jù)由Q0送至左邊的與門。此與門的另一端輸入從非門引來的與L端反相的電平，即高電位。所以Q0的數(shù)據(jù)，可以通過左邊的與門，再經(jīng)或門而送達(dá)D0端。這就形成自鎖，即既存的數(shù)據(jù)能夠可靠地存在其中而不會(huì)丟失。如L端為高電位，則左邊與門被阻塞而右邊與門可讓X0通過，這樣Q0的既存數(shù)據(jù)不再受到自鎖，而X0可以到達(dá)D0端。只要CLK的正前沿一到達(dá)， X0即被送到Q0去，這時(shí)就叫做裝入(LOAD)。一旦裝入之后，L端又降至低電平，則利用左邊的與門， X0就能自鎖而穩(wěn)定地存在Q0 中。,2019/7/12,浙江工程學(xué)院信電學(xué)院,15,2019/7/12,浙江工程學(xué)院信電學(xué)院,16,2.3.2 移位寄存器,1、單向移位寄存器,并行輸出,4位右移 移位寄存器,移位寄存器的用處：移位寄存器能將其所貯存的數(shù)據(jù)逐位向左或向右移動(dòng)，以達(dá)到計(jì)算機(jī)在運(yùn)行過程中所需的功能，例如用來判斷最左邊的位是0或1等等。,2019/7/12,浙江工程學(xué)院信電學(xué)院,17,2019/7/12,浙江工程學(xué)院信電學(xué)院,18,并行輸出,4位左移 移位寄存器,2019/7/12,浙江工程學(xué)院信電學(xué)院,19,2019/7/12,浙江工程學(xué)院信電學(xué)院,20,單向移位寄存器具有以下主要特點(diǎn)： （1）單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移。 （2）n位單向移位寄存器可以寄存n位二進(jìn)制代碼。n個(gè)CP脈沖即可完成串行輸入工作，此后可從Q0Qn-1端獲得并行的n位二進(jìn)制數(shù)碼，再用n個(gè)CP脈沖又可實(shí)現(xiàn)串行輸出操作。 （3）若串行輸入端狀態(tài)為0，則n個(gè)CP脈沖后，寄存器便被清零。,2019/7/12,浙江工程學(xué)院信電學(xué)院,21,在數(shù)字電路中，能夠記憶輸入脈沖個(gè)數(shù)的電路稱為計(jì)數(shù)器。,計(jì)數(shù)器,二進(jìn)制計(jì)數(shù)器,十進(jìn)制計(jì)數(shù)器,N進(jìn)制計(jì)數(shù)器,加法計(jì)數(shù)器,同步計(jì)數(shù)器,異步計(jì)數(shù)器,減法計(jì)數(shù)器,可逆計(jì)數(shù)器,加法計(jì)數(shù)器,減法計(jì)數(shù)器,可逆計(jì)數(shù)器,二進(jìn)制計(jì)數(shù)器,十進(jìn)制計(jì)數(shù)器,N進(jìn)制計(jì)數(shù)器,2.3.2 計(jì)數(shù)器,2019/7/12,浙江工程學(xué)院信電學(xué)院,22,(1)行波汁數(shù)器(travelling wave counter)這種計(jì)數(shù)器的特點(diǎn)是：第一個(gè)時(shí)鐘脈沖促使其最低有效位(LSB)加1，由0變1。第2個(gè)時(shí)鐘脈沖促使最低有效位由1變0，同時(shí)推動(dòng)第二位，使其由0變1。同理，第2位由1變0時(shí)又去推動(dòng)第3位使其由0變1。這樣有如水波前進(jìn)一樣逐位進(jìn)位下去。下圖就是由JK觸發(fā)器組成的行波計(jì)數(shù)器的工作原理圖。,2019/7/12,浙江工程學(xué)院信電學(xué)院,23,（2）同步計(jì)數(shù)器：同步計(jì)數(shù)器是將時(shí)鐘脈沖同時(shí)加到各位的觸發(fā)器的時(shí)鐘輸入端，而將前一位的輸出端(Q)接到下一位的JK端去。這樣可以使計(jì)數(shù)器計(jì)數(shù)時(shí)間只相當(dāng)于一個(gè)觸發(fā)器的建立時(shí)問tp，同步計(jì)數(shù)器在很多微型機(jī)中常被使用。,2019/7/12,浙江工程學(xué)院信電學(xué)院,24,（3）環(huán)形計(jì)數(shù)器：,根據(jù)起始狀態(tài)設(shè)置的不同，在輸入計(jì)數(shù)脈沖CP的作用下，環(huán)形計(jì)數(shù)器的有效狀態(tài)可以循環(huán)移位一個(gè)1，也可以循環(huán)移位一個(gè)0。即當(dāng)連續(xù)輸入CP脈沖時(shí)，環(huán)形計(jì)數(shù)器中各個(gè)觸發(fā)器的Q端或端，將輪流地出現(xiàn)矩形脈沖。,2019/7/12,浙江工程學(xué)院信電學(xué)院,25,(4)程序計(jì)數(shù)器(program counter)：程序計(jì)數(shù)器也是“個(gè)行波計(jì)數(shù)器(也可用同步計(jì)數(shù)器)。不過它不但可以從0開始計(jì)數(shù)，也可以將外來的數(shù)裝入其中，這就需要一個(gè)COUNT輸入端，也要一個(gè)LOAD門。,2019/7/12,浙江工程學(xué)院信電學(xué)院,26,累加器也是一個(gè)由多個(gè)觸發(fā)器組成的多位寄存器累加器的英文為accumulator譯作累加器，是作為ALU運(yùn)算過程的代數(shù)和的臨時(shí)存儲(chǔ)處。累加器除了能裝入及輸出數(shù)據(jù)外還能使儲(chǔ)存器中的數(shù)據(jù)左移或右侈、所以它又是一種移位寄存器。,2.3.4 累加器,2019/7/12,浙江工程學(xué)院信電學(xué)院,27,三態(tài)輸出電路可以由兩個(gè)或非門和兩個(gè)NMOS晶體管(T1，T2)及一個(gè)非門組成，如圖所示。,2.4 三態(tài)輸出電路,2019/7/12,浙江工程學(xué)院信電學(xué)院,28,當(dāng)ENABLE(選通端)為高電位時(shí)，通過非門而加至兩個(gè)或非門的將為低電位，則兩個(gè)或非門的輸出狀態(tài)將決定于A端的電位。當(dāng)A為高電位，G2就是低電位，而G1為高電位，因而T1導(dǎo)通而T2截止，所以B端也呈現(xiàn)高電位；當(dāng)A為低電位， G2將呈現(xiàn)高電位而G1為低電位，因而T1截止而T2導(dǎo)通，所以B也呈現(xiàn)低電依。這就是說，在選頂端(ENBALE端)為高電位時(shí)A的兩種可能電平(0和1)都可以順利地通到B輸出去，即E1時(shí)B=A。 當(dāng)選通端E為低電位時(shí)、通過非門加至兩個(gè)或非門的將為高電位。此時(shí)，無論A為高或低電位，兩個(gè)或非門的輸出部是低屯倫即G1與G2 都是低電位。所以T1和T2同時(shí)都是截止?fàn)顟B(tài)。這就是說，在選通端(E端)為低電位時(shí)，A端和B端是不相通的即它們之間存在著高阻狀態(tài)。,2019/7/12,浙江工程學(xué)院信電學(xué)院,29,2.5 總線結(jié)構(gòu),2019/7/12,浙江工程學(xué)院信電學(xué)院,30,2019/7/12,浙江工程學(xué)院信電學(xué)院,31,ROM的分類,掩膜ROM：不能改寫。,PROM：只能改寫一次。,EPROM：可以改寫多次。,存儲(chǔ)器的分類,RAM：在工作時(shí)既能從中讀出（取出）信息，又能隨時(shí)寫入（存入）信息，但斷電后所存信息消失。,ROM：在工作時(shí)只能從中讀出信息，不能寫入信息，且斷電后其所存信息在仍能保持。,2.6 存儲(chǔ)器,2019/7/12,浙江工程學(xué)院信電學(xué)院,32,2.6.1 ROM的結(jié)構(gòu)及工作原理,1、ROM的結(jié)構(gòu),存儲(chǔ)容量字線數(shù)位線數(shù)2nb（位）,2019/7/12,浙江工程學(xué)院信電學(xué)院,33,2、ROM的工作原理,44位ROM,地址譯碼器,存儲(chǔ)體,2019/7/12,浙江工程學(xué)院信電學(xué)院,34,存儲(chǔ)內(nèi)容,2019/7/12,浙江工程學(xué)院信電學(xué)院,35,A1=0A0=0,W0=1,W1=0,W2=0,W3=0,D3=1,D1=1,D0=1,D2=0,2019/7/12,浙江工程學(xué)院信電學(xué)院,36,A1=0A0=1,W0=0,W1=1,W2=0,W3=0,D3=0,D1=0,D0=1,D2=1,2019/7/12,浙江工程學(xué)院信電學(xué)院,37,A1=1A0=0,W0=0,W1=0,W2=1,W3=0,D3=1,D1=0,D0=0,D2=1,2019/7/12,浙江工程學(xué)院信電學(xué)院,38,A1=1A0=1,W0=0,W1=0,W2=0,W3=1,D3=0,D1=1,D0=1,D2=1,2019/7/12,浙江工程學(xué)院信電學(xué)院,39,ROM的簡化畫法,地址譯碼器產(chǎn)生了輸入變量的全部最小項(xiàng),存儲(chǔ)體實(shí)現(xiàn)了有關(guān)最小項(xiàng)的或運(yùn)算,與陣列固定,或陣列可編程,連接,斷開,2019/7/12,浙江工程學(xué)院信電學(xué)院,40,RAM是由許許多多的基本寄存器組合起來構(gòu)成的大規(guī)模集成電路。RAM中的每個(gè)寄存器稱為一個(gè)字，寄存器中的每一位稱為一個(gè)存儲(chǔ)單元。寄存器的個(gè)數(shù)（字?jǐn)?shù)）與寄存器中存儲(chǔ)單元個(gè)數(shù)（位數(shù)）的乘積，叫做RAM的容量。按照RAM中寄存器位數(shù)的不同，RAM有多字1位和多字多位兩種結(jié)構(gòu)形式。在多字1位結(jié)構(gòu)中，每個(gè)寄存器都只有1位，例如一個(gè)容量為10241位的RAM，就是一個(gè)有1024個(gè)1位寄存器的RAM。多字多位結(jié)構(gòu)中，每個(gè)寄存器都有多位，例如一個(gè)容量為2564位的RAM，就是一個(gè)有256個(gè)4位寄存器的RAM。,2.6.2 隨機(jī)存儲(chǔ)器(RAM),2019/7/12,浙江工程學(xué)院信電學(xué)院,41,由大量寄存器 構(gòu)成的矩陣,用以決定訪問 哪個(gè)字單元,用以決定芯 片是否工作,用以決定對(duì) 被選中的單元 是讀還是寫,讀出及寫入 數(shù)據(jù)的通道,2019/7/12,浙江工程學(xué)院信電學(xué)院,42,容量為2564 RAM的存儲(chǔ)矩陣,存儲(chǔ)單元,1024個(gè)存儲(chǔ)單元排成 32行32列的矩陣,每根行選擇線選擇一行,每根列選擇線選擇一個(gè)字列,Y11，X21，位于X2和Y1交叉處的字單元可以進(jìn)行讀出或?qū)懭氩僮?，而其余任何字單元都不?huì)被選中。,2019/7/12,浙江