6位十進制頻率計實踐報告

六位十進制頻率計引言在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更加重要。數(shù)字頻率計是數(shù)字電路中的一個典型應(yīng)用，實際的硬件設(shè)計用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。隨著現(xiàn)場可編程門陣列 FPGA 的廣泛應(yīng)用，以 EDA 工具作為開發(fā)手段，運用 VHDL等硬件描述語言語言，將使整個系統(tǒng)大大簡化，提高了系統(tǒng)的整體性能和可靠性。一、 課程設(shè)計題目和設(shè)計要求簡易頻率計要求：設(shè)計一個簡易的 6 位十進制頻率計。功能分析：可以測量的頻率范圍：0999999Hz ，并在數(shù)碼管顯示器頻率的值二、 設(shè)計思路分析與方案選擇1、 頻率計設(shè)計原理在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此，頻率的測量就顯得更為重要。測量頻率的方法有多種,其中電子計數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實現(xiàn)測量過程自動化等優(yōu)點，是頻率測量的重要手段之一。數(shù)字式頻率計的測量原理有兩類：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法即測周期法，如周期測頻法。直接測頻法適用于高頻信號的頻率測量，通常采用計數(shù)器、數(shù)據(jù)鎖存器及控制電路實現(xiàn)，并通過改變計數(shù)器閥門的時間長短在達到不同的測量精度；間接測頻法適用于低頻信號的頻率測量。本設(shè)計中使用的就是直接測頻法，即用計數(shù)器在計算 1S 內(nèi)輸入信號周期的個數(shù)，其測頻范圍為 1Hz999999Hz。2、 頻率計設(shè)計思路頻率測量的基本原理是計算每秒鐘內(nèi)待測信號的脈沖個數(shù)。這就要求測頻控制信號發(fā)生器 TESTCTL 的計數(shù)使能信號 TSTEN 能產(chǎn)生一個 1 秒脈寬的周期信號，并對頻率計的每一計數(shù)器 CNT10 的使能端 ENA 進行同步控制。當(dāng)TSTEN 為高電平時，允許計數(shù)；為低電平時停止計數(shù)，并保持其計數(shù)結(jié)果。在停止計數(shù)期間，首先需要一個鎖存信號 LOAD 的上跳沿將計數(shù)器在前 1 秒種的計數(shù)值鎖存進 24 位鎖存器 REG24B 中，并由外部的 7 段譯碼器譯出，并穩(wěn)定顯示。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號之后，必須有一個清零信號 CLR-CNT 對計數(shù)器進行清零，為下 1 秒的計數(shù)操作做準備。測頻控制信號發(fā)生器的工作時序如所示。寄存器 REG24B 設(shè)計要求是：若已有 24 位 BCD 碼存在于此模塊的輸入口，在信號 LOAD 的上升沿后即被鎖存到寄存器 REG24B 的內(nèi)部，并由 REG24B的輸出端輸出，然后由 7 段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。計數(shù)器 CNT10 設(shè)計要求：有一時鐘使能輸入端，用于鎖定計數(shù)值。當(dāng)高電平時計數(shù)允許，低電平時禁止計數(shù)。3、 系統(tǒng)的總體框圖分頻電路模塊 測頻信號控制模塊計數(shù)模塊鎖存模塊譯碼顯示模塊三、 頻率計的層次化設(shè)計方案1、 分頻模塊由于 KHF3 型實驗箱上基準時鐘信號沒有 1Hz 的頻率，本設(shè)計采用10MHz 的頻率，首先通過設(shè)計一個 10 分頻的電路，然后將七個 10 分頻電路級聯(lián)就可以將 10MHz 的方波信號變?yōu)?1Hz 的方波信號。10 分頻電路的源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clk_div isport(clk:in std_logic;clk_div10:out std_logic);end;architecture one of clk_div issignal count:std_logic_vector(2 downto 0);signal clk_temp:std_logic;beginprocess(clk)beginif(clkevent and clk=1) thenif (count=“100“)then count0);clk_tempclk1,clk_div10=s1);u2:clk_div port map(clk=s1,clk_div10=s2);u3:clk_div port map(clk=s2,clk_div10=s3);u4:clk_div port map(clk=s3,clk_div10=s4);u5:clk_div port map(clk=s4,clk_div10=s5);u6:clk_div port map(clk=s5,clk_div10=s6);u7:clk_div port map(clk=s6,clk_div10=clk_div10m);end;將程序進行編譯、仿真成功后生成一個電路圖可供頂層設(shè)計調(diào)用。電路圖如圖（1）所示：圖（1）2、 測頻控制信號發(fā)生器測頻控制信號發(fā)生器使能信號 tsten 能產(chǎn)生一個 1 秒脈寬的周期信號，并對頻率計的每一個計數(shù)器 CNT10 的 ENA 使能端進行控制。當(dāng) tsten 為高電平時允許計數(shù)，當(dāng)為低電平時禁止計數(shù)，并保持其所計的脈沖個數(shù)。源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div2clk isport(clk:in std_logic;tsten:out std_logic;clr_cnt:out std_logic;load:out std_logic);end;architecture one of div2clk issignal div2clk:std_logic;beginprocess(clk)beginif clkevent and clk=1thendiv2clkclk,clr=clr,en=en,cq=q1(3 downto 0),cout=s1);u2:count10 port map(clk=s1,clr=clr,en=en,cq=q2(7 downto 4),cout=s2);u3:count10 port map(clk=s2,clr=clr,en=en,cq=q3(11 downto 8),cout=s3);u4:count10 port map(clk=s3,clr=clr,en=en,cq=q4(15 downto 12),cout=s4);u5:count10 port map(clk=s4,clr=clr,en=en,cq=q5(19 downto 16),cout=s5);u6:count10 port map(clk=s5,clr=clr,en=en,cq=q6(23 downto 20),cout=co);end;將程序進行編譯、仿真成功后生成一個電路圖可供頂層設(shè)計調(diào)用。電路圖如圖（3）所示：圖（3）4、24 位鎖存器當(dāng) load 端到達上升沿，產(chǎn)生鎖存信號，將前面計數(shù)器的計數(shù)值輸入到鎖存器里進行鎖存，當(dāng) clr 端為高電平時，將鎖存器里的值清零。鎖存器的源程序如下：library ieee;use ieee.std_logic_1164.all;entity reg24 isport(load,clr:in std_logic;din:in std_logic_vector(23 downto 0);dout:out std_logic_vector(23 downto 0);end;architecture atr2 of reg24 issignal data:std_logic_vector(23 downto 0);beginprocess(clr,load)beginif clr=1 thendata0);elsif(loadevent and load=1) thendata=din;end if;dout=data;end process;end;將程序進行編譯、仿真成功后生成一個電路圖可供頂層設(shè)計調(diào)用。電路圖如圖（4）所示：圖（4）5、顯示譯碼模塊將鎖存器保存的計數(shù)值送到譯碼器里譯碼，在將譯碼后的數(shù)送到七段共陰數(shù)碼管，這樣就能將計數(shù)值顯示出來，即將頻率計的頻率在數(shù)碼管上顯示出來。顯示譯碼模塊的源程序如下：library ieee;use ieee.std_logic_1164.all;entity led7 isport(d_in:in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0);end;architecture art3 of led7 isbeginwith d_in selectled=“0111111“ when “0000“,“0000110“ when “0001“,“1011011“ when “0010“,“1001111“ when “0011“,“1100110“ when “0100“,“1101101“ when “0101“,“1111101“ when “0110“,“0000111“ when “0111“,“1111111“ when “1000“,“1101111“ when “1001“,“0000000“ when others;end;將程序進行編譯、仿真成功后生成一個電路圖可供頂層設(shè)計調(diào)用。電路圖如圖（5）所示：圖（5）6、頂層設(shè)計將每個模塊的程序編譯仿真后生成的電路圖進行調(diào)用，然后將每個模塊連起來，形成一個系統(tǒng)，然后再進行編譯、仿真，驗證其功能是否達到設(shè)計要求，頻率計的總體電路圖如圖（6）